基准电压源电路的制作方法与工艺

本发明涉及一种半导体集成电路，特别是涉及一种基准电压源电路。

背景技术：
基准电压源电路在集成电路中被广泛应用，如图1所示，是现有基准电压源电路的电路结构图；NMOS管MN101和MN102的栅极连接在一起且都连接到NMOS管MN101的漏极，NMOS管MN101的源极接地，NMOS管MN102的源极通过电阻R101接地；NMOS管MN101的漏极连接到由PMOS管MP101组成的电流路径，NMOS管MN102的漏极连接到由PMOS管MP102组成的电流路径，PMOS管MP101和MP102互为镜像。NMOS管MN102的沟道宽长比要求大于NMOS管MN101的沟道宽长比，另外，NMOS管MN102的沟道宽长比和NMOS管MN101的沟道宽长比的比值为N。工作时，NMOS管MN101和MN102都工作于亚阈值区域，NMOS管的亚阈值区域的源漏电流具有如下特性：由于NMOS管MN101和MN102工作在亚阈值区，MOS晶体管即NMOS管或PMOS管的亚阈值区的导通电流的公式为：其中，ID为对应的MOS晶体管的漏电流；ID0为对应的MOS晶体管的特征电流，ID0和MOS晶体管的沟道的宽长比成正比且采用相同工艺形成的NMOS晶体管的特征电流为一常数且相同；VGS为MOS晶体管的栅源电压；m为MOS管晶体管的亚阈值导通电流的非理想因子；VT为热电压，且具有正温度系数，T表示绝对温度，k为玻尔兹曼常数，q为电子电荷。由图1可知，电阻R101两端的电压差为，NMOS管MN101的栅源电压VGS101和NMOS管MN102的栅源电压VGS102的差，即：VR101＝VGS101-VGS102----------------------(2)；令PMOS管MP101和102具有相同的尺寸，将NMOS管MN101和MN102的宽长比代入到公式(1)并代入到公式(2)可得：流过R101上的电流为：可知，即VT具有正温度系数，故VR101和IR101都具有正温度系数。在基准电压输出路径中包括NMOS管MN103，电阻R102和PMOS管MP103，PMOS管MP103和MP101组成镜像电路且令两者尺寸相同。由图1可知，电阻R102和PMOS管MP103的漏极连接端输出基准电压VREF，NMOS管MN103工作于亚阈值区域，如果不设置电阻R102则NMOS管MN103的栅源电压会大于阈值电压而工作于饱和区；设置有电阻R102后NMOS管MN103会工作于亚阈值区域，利用工作于压阈值区域的MOS晶体管如NMOS管或PMOS管的源漏电流以及栅源电压都具有负温度系数的特性，使输出的基准电压的正负温度系数抵消从而和温度无关，即：流过NMOS管MN103的源漏电流具有负的温度特性，而流过PMOS管MP103的电流为IR101的镜像电流从而具有正的温度特性，两者正负温度系数会相互抵消从而实现。图1中的输出路径中需要采用电阻R102，在半导体集成电路中电阻会占用芯片较大的面积，这会降低芯片的集成度从而相对提高成本，而某些成本敏感应用对面积要求较高，所以应当相办法减少电路的面积。

技术实现要素：
本发明所要解决的技术问题是提供一种基准电压源电路，能减少面积。为解决上述技术问题，本发明提供的基准电压源电路包括：偏置电路，包括第一NMOS管、第二NMOS管和第一电阻，所述第二NMOS管的沟道宽长比大于所述第一NMOS管的沟道宽长比，所述第一NMOS管的源极接地，所述第二NMOS管的源极通过所述第一电阻接地，所述第一NMOS管的漏极和栅极以及所述第二NMOS管的栅极都连接第一偏置电压，所述第一NMOS管的漏极连接第一电流路径，所述第二NMOS管的漏极连接第二电流路径，所述第一电流路径和所述第二电流路径互为镜像；所述第一NMOS管和所述第二NMOS管工作于亚阈值区域，在所述第一电阻和所述第二NMOS管的源极的连接端提供具有正温度系数的第一级栅源电压差，所述第一级栅源电压差为所述第一NMOS管和所述第二NMOS管之间的栅源电压差。一级以上的栅源电压差产生电路，各所述栅源电压差产生电路包括第三NMOS管、第四NMOS管和第三电流路径，所述第四NMOS管的源极连接所述第三NMOS管的漏极，所述第四NMOS管的漏极和栅极和所述第三NMOS管的栅极连接在一起且都连接到所述第三电流路径，所述第三电流路径和所述第一电流路径互为镜像；所述第四NMOS管的沟道宽长比大于所述第三NMOS管的沟道宽长比，所述第三NMOS管的源极连接前一级栅源电压差，第一级的所述栅源电压差产生电路的前一级栅源电压差为所述第一级栅源电压差，所述第三NMOS管和所述第四NMOS管都工作在亚阈值区域并在所述第三NMOS管的漏极输出具有正温度系数的当前级栅源电压差。基准电压输出电路，包括第五NMOS管和第四电流路径；所述第四电流路径和所述第一电流路径互为镜像；所述第五NMOS管的栅极和漏极都连接所述第四电流路径，所述第五NMOS管的漏极作为基准电压的输出端，所述第五NMOS管的源极连接最后一级所述栅源电压差产生电路所输出的栅源电压差；所述第五NMOS管工作在亚阈值区使所述第五NMOS管的栅源电压具有负温度系数；所述基准电压为所述第五NMOS管的栅源电压和各级所述栅源电压差的和，利用所述第五NMOS管的栅源电压具有负温度系数和各级所述栅源电压差具有正温度系数的特性实现温度系数的抵消，使所述基准电压和温度无关。进一步的改进是，所述第一电流路径、所述第二电流路径、各级所述栅源电压差产生电路的第三电流路径和所述第四电流路径都由一个PMOS管组成，各PMOS管的栅极连接在一起实现镜像关系。进一步的改进是，所述第一电流路径、所述第二电流路径、各级所述栅源电压差产生电路的第三电流路径和所述第四电流路径的电流大小相等。进一步的改进是，所述栅源电压差产生电路的级数为两级。本发明通过采用由NMOS管和PMOS管组成的栅源电压差产生电路来提高基准电压输出电路的输出NMOS管的源极电压，使基准电压输出电路的输出NMOS管工作于亚阈值区域，利用工作于压阈值区域的NMOS管的栅源电压具有负温度系数和各级工作于亚阈值区域的NMOS管的栅源电压差具有正温度系数的相互系数实现和温度无关的基准电压，相对于现有技术，本发明在输出路径中不需要采用电阻，从而能节省电阻的使用量，缩小电路面积。另外，本发明还能降低电路的功耗，原因为：本发明的基准电压输出电路的电流以及各级栅源电压差产生电路的电流都会流向第一电阻，而第一电阻两端的电压保持不变，也即和现有技术相比本发明的第一电阻的电流被分散到各条支路上，基准电压输出电路以及各级栅源电压差产生电路不会带来额外的功耗，故本发明还能降低电路的功耗。附图说明下面结合附图和具体实施方式对本发明作进一步详细的说明：图1是现有基准电压源电路的电路结构图；图2是本发明实施例基准电压源电路的电路结构图。具体实施方式如图2所示，是本发明实施例基准电压VREF源电路的电路结构图，本发明实施例基准电压VREF源电路包括：偏置电路1，包括第一NMOS管MN1、第二NMOS管MN2和第一电阻R1，所述第二NMOS管MN2的沟道宽长比大于所述第一NMOS管MN1的沟道宽长比，所述第一NMOS管MN1的源极接地GNDA，所述第二NMOS管MN2的源极通过所述第一电阻R1接地GNDA，所述第一NMOS管MN1的漏极和栅极以及所述第二NMOS管MN2的栅极都连接第一偏置电压NBIAS，所述第一NMOS管MN1的漏极连接第一电流路径，所述第二NMOS管MN2的漏极连接第二电流路径，所述第一电流路径和所述第二电流路径互为镜像；本发明实施例中所述第一电流路径由PMOS管MP1组成，所述第二电流路径由PMOS管MP2组成。所述第一NMOS管MN1和所述第二NMOS管MN2工作于亚阈值区域，在所述第一电阻R1和所述第二NMOS管MN2的源极的连接端提供具有正温度系数的第一级栅源电压差，所述第一级栅源电压差为所述第一NMOS管MN1和所述第二NMOS管MN2之间的栅源电压差。一级以上的栅源电压差产生电路，各所述栅源电压差产生电路包括第三NMOS管、第四NMOS管和第三电流路径，所述第四NMOS管的源极连接所述第三NMOS管的漏极，所述第四NMOS管的漏极和栅极和所述第三NMOS管的栅极连接在一起且都连接到所述第三电流路径，所述第三电流路径和所述第一电流路径互为镜像；所述第四NMOS管的沟道宽长比大于所述第三NMOS管的沟道宽长比，所述第三NMOS管的源极连接前一级栅源电压差，第一级的所述栅源电压差产生电路的前一级栅源电压差为所述第一级栅源电压差，所述第三NMOS管和所述第四NMOS管都工作在亚阈值区域并在所述第三NMOS管的漏极输出具有正温度系数的当前级栅源电压差。本发明实施例中所述栅源电压差产生电路的级数为两级，分别如虚线框2a和2b所示，所述栅源电压差产生电路2a的第三NMOS管用MN3a标记，第四NMOS管用MN4a标记，第三电流路径由PMOS管MP3a组成；所述栅源电压差产生电路2b的第三NMOS管用MN3b标记，第四NMOS管用MN4b标记，第三电流路径由PMOS管MP3b组成。基准电压输出电路3，包括第五NMOS管MN5和第四电流路径；所述第四电流路径和所述第一电流路径互为镜像，本发明实施例中第四电流路径由PMOS管MP4组成；所述第五NMOS管MN5的栅极和漏极都连接所述第四电流路径，所述第五NMOS管MN5的漏极作为基准电压VREF的输出端，所述第五NMOS管MN5的源极连接最后一级所述栅源电压差产生电路所输出的栅源电压差；所述第五NMOS管MN5工作在亚阈值区使所述第五NMOS管MN5的栅源电压具有负温度系数；所述基准电压VREF为所述第五NMOS管MN5的栅源电压和各级所述栅源电压差的和，利用所述第五NMOS管MN5的栅源电压具有负温度系数和各级所述栅源电压差具有正温度系数的特性实现温度系数的抵消，使所述基准电压VREF和温度无关。本发明实施例中工作原理说明如下：为了便于说明本发明将所述第一电流路径、所述第二电流路径、各级所述栅源电压差产生电路的第三电流路径和所述第四电流路径的电流大小设置为相等，PMOS管MP1、MP2、MP3a、MP3b和MP4的源极都即电源电压VDDA，栅极都连接在一起且连PBIAS，漏极为电流路径的输出端，PMOS管MP1、MP2、MP3a、MP3b和MP4的设置设置为相同则可使得所述第一电流路径、所述第二电流路径、各级所述栅源电压差产生电路的第三电流路径和所述第四电流路径的电流大小相等。首先、比较图1和图2所示可知，本发明实施例的偏置电路1和现有电路相同，所以同样有：电阻R1两端的电压差为，NMOS管MN1的栅源电压VGS1和NMOS管MN2的栅源电压VGS2的差，即：VR1＝VGS1-VGS2----------------------(2a)；同样令NMOS管MN2的沟道宽长比和NMOS管MN1的沟道宽长比的比值为N，将该将NMOS管MN1和NM2的宽长比和比值N代入到公式(1)并代入到公式(2a)可得：可知，故VR1具有正温度系数,本发明实施例中VR1第一级栅源电压差。其次、栅源电压差产生电路2a和2b分别提供了另外两级栅源电压差，分别为VDS3a和VDS3b，其中VDS3a为NMOS管MN3a的源漏电压和VDS3b为NMOS管MN3b的源漏电压。假设NMOS管MN4a的宽长比是NMOS管MN3a的N1倍，NMOS管MN4b的宽长比是NMOS管MN3b的N2倍，则有：VDS3a的公式为：VDS3a＝VGS3a-VGS4a----------------------(2b)；其中VGS3a为NMOS管MN3a的栅源电压，VGS4a为NMOS管MN4a的栅源电压；由图2可以看出，NMOS管MN3a的源漏电流是NMOS管NM4a的源漏电流的3倍，将该将NMOS管MN4a和NM3a的宽长比和比值N1和电流比值3相应代入到公式(1)并代入到公式(2b)可得：VDS3b的公式为：VDS3b＝VGS3b-VGS4b----------------------(2c)；其中VGS3b为NMOS管MN3b的栅源电压，VGS4b为NMOS管MN4b的栅源电压；由图2可以看出，NMOS管MN3b的源漏电流是NMOS管NM4b的源漏电流的2倍，将该将NMOS管MN4b和NM3b的宽长比和比值N1和电流比值2相应代入到公式(1)并代入到公式(2c)可得：由图2可知，最后输出的基准电压VREF的公式为：VREF＝VR1+VDS3a+VDS3b+VGS5--------------------(4)。其中VGS5为NMOS管MN5的栅源电压。由公式(4)可知，VR1，VDS3a，VDS3b都是工作于亚阈值区域的两个NMOS管的栅源电压的差值，具有正的温度系数；而VGS5是工作于亚阈值区域的NMOS管的栅源电压，具有负的温度系数，两者能够相互抵消从而使输出的基准电压VREF和温度无关。相对于图1所示的现有结构，本发明实施例通过多级栅源电压差的和使NMOS管MN5的源极电压升高并使NMOS管MN5工作于压阈值区域，所以本发明实施例能够节省了一个图1中的输出电路所示的电阻R102，故本发明实施例能够节省电阻，从而能缩小电路面积。仿真实验显示，本发明实施例电路所需电阻为231.5K欧，而图1所示的现有结构为1012.9K欧，所以能使面积大大减少。另外，本发明实施例还能降低电路的功耗，原因为：比较图1和图2所示可知，本发明的第一电阻R1和现有结构的电阻R101两端的电压是相同的，也即两者的电流也相同，本发明实施例的栅源电压差产生电路2a、2b和基准电压输出电路3都会输入到第一电阻R1中，也即第一电阻R1的电流被分散到各条支路上，基准电压输出电路以及各级栅源电压差产生电路不会带来额外的功耗，而图1中的PMOS管MP102、电阻R102和NMOS管MN103所在输出路径需要额外的功耗，故本发明还能降低电路的功耗。仿真显示，本发明实施例的功耗为：346.7nA，而图1所示的现有结构为819.1nA，故本发明实施例的功耗确实得到减少。以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。