一种可编程逻辑控制器件及其高速信号接收方法与流程

本发明涉及通信技术领域，尤其涉及一种可编程逻辑控制器件及其高速信号接收方法。

背景技术：

在大型局域网或运营商的千兆或万兆以太网中，高速信号的接入问题是高性能处理中必须面对和解决的一个关键问题。现有技术一般是通过对串行信号进行并行化降速处理来适应器件的处理能力。典型地，速率高达10ghz的信号一般是通过16位宽622mhz的lvds(low-voltagedifferentialsignaling，低电压差分信号)接入到fpga(fieldprogrammablegatearray，可编程逻辑控制器件)中，由于单线的传输速率高达622mhz，使得每比特信号所占的有效时间窗口只有1.6ns(纳秒)，从而导致采样时钟很难在数据的有效时间窗口内对其进行准确的采样；此外，由于各信号线的传输路径不同，使得数据和采样时钟到达接收端的延迟时间不能保证完全一致，从而造成了各信号线之间的位偏移和字偏移。

现有的可编程逻辑控制控制器件通常采用传统的相位调整技术对接入的高速信号进行相位调整，该方法能够较好地完成并行组内信号的对齐，但是该方法需要通过硬件仿真电路来验证数据的采样窗口位置等参数，适应性较差。

技术实现要素：

本发明的目的在于提供一种可编程逻辑控制器件及其高速信号接收方法，旨在解决现有的可编程逻辑控制器件采用传统的相位对齐调整技术对接入的高速信号进行相位调整时所存在的适应性较差的问题。

本发明是这样实现的，一种可编程逻辑控制器件，所述可编程逻辑控制器件通过并行接口接收高速信号，且所述可编程逻辑控制器件与所述并行接口之间连接的n条数据线和1条时钟线均等长、同形状且并行设置；所述可编程逻辑控制器件包括n个数据串并转换单元、延迟单元及数字时钟管理单元；所述n个数据串并转换单元分别接收所述n条数据线传输的第一频率的第一数据信号，所述延迟单元接收所述时钟线传输的第一频率的第一时钟信号，所述可编程逻辑控制器件还包括伪数据串并转换单元；

所述伪数据串并转换单元接收所述时钟线传输的第一频率的第二时钟信号，并根据预设转换比例对所述第二时钟信号进行频率转换，得到第二频率的伪数据信号，且将所述伪数据信号发送至所述延迟单元；其中，所述第二频率小于所述第一频率；所述延迟单元根据所述第一时钟信号对所述伪数据信号进行采样，并根据采样结果确定所述伪数据信号的上升沿和下降沿，且根据所述伪数据信号的上升沿和下降沿对所述第一时钟信号进行相位校准，使所述第一时钟信号的采样沿对准所述伪数据信号的相邻两个上升沿与下降沿之间的中心位置，所述延迟单元将校准后的所述第一时钟信号发送至所述数字时间管理单元；所述数字时间管理单元将校准后的所述第一时钟信号发送至所述n个数据串并转换单元；所述n个数据串并转换单元根据校准后的所述第一时钟信号对分别对n条数据线传输的所述第一数据信号进行采样，并根据所述预设转换比例对所述第一数据信号进行频率转换，得到第二频率的第二数据信号，且将所述第二数据信号发送至所述可编程逻辑控制器件的数据处理单元。

本发明还提供了一种可编程逻辑控制器件的高速信号接收方法，所述可编程逻辑控制器件通过并行接口接收高速信号，且所述可编程逻辑控制器件与所述并行接口之间连接的n条数据线和1条时钟线均等长、同形状且并行设置；所述可编程逻辑控制器件包括n个数据串并转换单元、延迟单元及数字时钟管理单元；所述n个数据串并转换单元分别接收所述n条数据线传输的第一频率的第一数据信号，所述延迟单元接收所述时钟线传输的第一频率的第一时钟信号，所述可编程逻辑控制器件还包括伪数据串并转换单元；所述可编程逻辑控制器件的高速信号接收方法包括：

所述伪数据串并转换单元接收所述时钟线传输的第一频率的第二时钟信号，并根据预设转换比例对所述第二时钟信号进行频率转换，得到第二频率的伪数据信号，且将所述伪数据信号发送至所述延迟单元；其中，所述第二频率小于所述第一频率；

所述延迟单元根据所述第一时钟信号对所述伪数据信号进行采样，并根据采样结果确定所述伪数据信号的上升沿和下降沿，且根据所述伪数据信号的上升沿和下降沿对所述第一时钟信号进行相位校准，使所述第一时钟信号的采样沿对准所述伪数据信号的相邻两个上升沿与下降沿之间的中心位置，所述延迟单元将校准后的所述第一时钟信号发送至所述数字时间管理单元；

所述数字时间管理单元将校准后的所述第一时钟信号发送至所述n个数据串并转换单元；

所述n个数据串并转换单元根据校准后的所述第一时钟信号对分别对n条数据线传输的所述第一数据信号进行采样，并根据所述预设转换比例对所述第一数据信号进行频率转换，得到第二频率的第二数据信号，且将所述第二数据信号发送至所述可编程逻辑控制器件的数据处理单元。

本发明通过采用包括n个数据串并转换单元、延迟单元、数字时钟管理单元及伪数据串并转换单元的可编程逻辑控制器件，由伪数据串并转换单元接收时钟线传输的第一频率的第二时钟信号，并对第二时钟信号进行串并转换得到第二频率的伪数据信号，由于第二时钟信号和数据信号在可编程逻辑控制器件内部的路径完全相同，因此，第二时钟信号、伪数据信号及数据信号的相位完全一致，那么，延迟单元根据接收到的第一频率的第一时钟信号对伪数据信号进行采样，便可根据采样结果寻找到数据信号的采样点，然后将第一时钟信号的采样沿调整到该数据的采样点数即可完成对高速信号的准确接收。同时，在正确接收数据信号后，数据串并转换单元将数据信号进行降速处理，从而适应了可编程逻辑控制器件的处理能力。本发明无需采用硬件仿真电路便可完成对高速信号的相位对齐调整，适应性较强。

附图说明

图1是本发明实施例提供的一种可编程逻辑控制器件的结构框图；

图2是本发明另一实施例提供的一种可编程逻辑控制器件的结构框图；

图3是本发明实施例提供的一种可编程逻辑控制器件的高速信号接收方法的示意流程图；

图4是本发明另一实施例提供的一种可编程逻辑控制器件的高速信号接收方法的示意流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

参见图1，是本发明实施例提供的一种可编程逻辑控制器件的结构框图。为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：

一种可编程逻辑控制器件100，其通过并行接口(图中未示出)接收高速信号。其中，并行接口的位宽可以根据实际需求进行设置，此处不做限制。本发明实施例以可编程逻辑控制器件100通过16位宽的并行接口(例如sfi-4.1接口)接收10ghz的高速信号为例进行具体说明。即可编程逻辑控制器件100与并行接口之间连接有16条数据线和1条时钟线，每条数据线传输的数据信号的频率和时钟线传输的时钟信号的频率均为622mhz。

在本发明实施例中，需保证可编程逻辑控制器件100与并行接口之间连接的16条数据线和1条时钟线均等长、同形状且并行设置于pcb(printedcircuitboard，印刷电路板)上。

在本发明实施例中，可编程逻辑控制器件100包括16个数据串并转换单元00～15、延迟单元20及数字时钟管理单元30；16个数据串并转换单元00～15分别接收16条数据线传输的第一频率(即622mhz)的第一数据信号，延迟单元20接收时钟线传输的第一频率(即622mhz)的第一时钟信号。

在本发明实施例中，由于16条数据线均分别接入数据串并转换单元00～15，因此，16条数据线所传输的第一频率的第一数据信号在可编程逻辑控制器件100内部的路径完全一致，即16条数据线所传输的数据信号是完全同步对齐的。由于时钟线接入延迟单元30，因此，时钟线传输的第一频率的第一时钟信号与第一频率的数据信号之间存在位偏移。

在本发明实施例中，可编程逻辑控制器件100还包括伪数据串并转换单元40。伪数据串并转换单元40与数据串并转换单元00～15为完全相同的串并转换单元。

伪数据串并转换单元40接收时钟线传输的第一频率(即622mhz)的第二时钟信号，并根据预设转换比例对第二时钟信号进行频率转换，得到第二频率的伪数据信号，且将伪数据信号发送至延迟单元20。其中，第二频率小于第一频率。延迟单元20根据第一时钟信号对伪数据信号进行采样，并根据采样结果确定伪数据信号的上升沿和下降沿，且根据伪数据信号的上升沿和下降沿对第一时钟信号进行相位校准，使第一时钟信号的采样沿对准伪数据信号的相邻两个上升沿与下降沿之间的中心位置，延迟单元20将校准后的第一时钟信号发送至数字时间管理单元30；数字时间管理单元30将校准后的第一时钟信号发送至16个数据串并转换单元00～15；16个数据串并转换单元00～15根据校准后的第一时钟信号对分别对16条数据线传输的第一数据信号进行采样，并根据预设转换比例对第一数据信号进行频率转换，得到第二频率的第二数据信号，且将第二数据信号发送至可编程逻辑控制器件100的数据处理单元50。

在本发明实施例中，第一时钟信号和第二时钟信号均为时钟线传输的时钟信号，由于第一时钟和第二时钟信号分别接入延迟单元20和伪数据串并转换单元40，即第一时钟信号和第二时钟信号在可编程逻辑控制器件100内部的路径不同，因此，第一时钟信号和第二时钟信号的位移存在偏差，通过“第一”和“第二”对两者进行区分。

在本发明实施例中，预设转换比例为1：m，m为大于1的整数。在实际应用中，预设转换比例可以根据实际需求进行设置，此处不做限制。本发明实施例以预设转换比例为1:4进行说明，也就是说，将第一频率(即622mhz)的第二时钟信号根据1:4的转换比例转换为第二频率(155mhz)的伪数据信号。

在本发明实施例中，将时钟线传输的时钟信号(即第一频率的第二时钟信号)直接接入伪数据串并转换单元40，由于伪数据串并转换单元40和16个数据串并转换单元00～15为相同的串并转换单元，因此，第二时钟信号和第一数据信号的相位完全一致。

伪数据串并转换单元40将第二时钟信号转换为第二频率(155mhz)的伪数据信号，由于第二时钟信号为标准的时钟信号(规律的高低电平交替变化)，因此，伪数据信号也为规律的高低电平交替变化的信号。延迟单元20根据第一时钟信号对伪数据信号进行采样，并根据采样结果确定伪数据信号的上升沿和下降沿，伪数据信号的上升沿和下降沿之间的中心位置即为伪数据信号的采样窗口位置，也即为第一数据信号的采样窗口位置，将第一时钟信号的采样沿对准伪数据信号的相邻两个上升沿与下降沿之间的中心位置，即可完成对第一数据信号的准确接收。

参见图2，是本发明另一实施例提供的一种可编程逻辑控制器件的结构框图。为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：

如图2所示，作为本发明一实施例，延迟单元20包括可控延迟线201和状态监控单元202。

可控延迟线201接收伪数据串并转换单元40发送的伪数据信号(155mhz)和时钟线传输的第一时钟信号(622mhz)，并根据第一时钟信号对伪数据信号进行采样。其中，每个伪数据信号周期对应4个采样点。每个采样点在不同的伪数据信号周期对应的采样位置相同。

状态监控单元202对采样结果进行监控；若多个伪数据信号周期对应的第一采样点的采样结果均相同，此时，状态监控单元202输出第一相位调整信号，以使可控延迟线201根据第一相位调整信号以预设的步进方式对第一时钟信号进行第一相位调整，直至状态监控单元202监控到至少有一个伪数据信号周期对应的第一采样点的采样结果与其他伪数据信号周期对应的第一采样点的采样结果不同为止，此时，状态监控单元202记录第一相位调整对应的第一调整距离。

状态监控单元202输出第二相位调整信号，以使可控延迟线201根据第二相位调整信号以预设的步进方式对经过第一相位调整的第一时钟信号进行第二相位调整，直至状态监控单元202再次监控到至少有一个伪数据信号周期对应的第一采样点的采样结果与其他伪数据信号周期对应的第一采样点的采样结果不同为止，状态监控单元202记录第二相位调整对应的第二调整距离。

其中，第二相位调整对应的调整方向与第一相位调整对应的调整方向相反。

状态监控单元202根据第一调整距离和第二调整距离计算第三调整距离，并根据第三调整距离输出第三相位调整信号，以使可控延迟线201根据第三相位调整信号将经过第二相位调整的第一时钟信号沿与第一相位调整的调整方向相同的方向移动第三调整距离。

在本发明实施例中，若状态监控单元202监控到多个伪数据信号周期对应的第一采样点的采样结果均相同，则说明第一采样点对应的采样位置为一个伪数据信号周期内的高电平或低电平位置，而非伪数据信号的上升沿或下降沿位置，但第一采样点是否对准伪数据信号的高电平或低电平的中心位置并不确定，因此，需要对第一时钟信号进行相位调整，将第一采样点的位置对准伪数据信号的高电平或低电平的中心位置，因此，状态监控单元202输出第一相位调整信号。第一相位调整信号可以对应将第一时钟信号的相位向前调整，也可以对应将第一时钟信号的相位向后调整，具体根据实际需求进行设置，此处不做限制。以第一相位调整信号对应将第一时钟信号的相位向前调整为例，可控延迟线201根据第一相位调整信号以预设的步进方式将第一时钟信号的相位向前调整，若状态监控单元202监控到至少有一个伪数据信号周期对应的第一采样点的采样结果与其他伪数据信号周期对应的第一采样点的采样结果不同，则说明此时第一采样点对应的采样位置为伪数据信号的上升沿或下降沿位置(例如此时对应伪数据信号的上升沿位置)，此时，可控延迟线201停止对第一时钟信号进行相位调整。状态监控单元202记录第一采样点从初始位置移动至当前位置(即伪数据信号的上升沿位置)对应的第一调整距离。

在将第一采样点调整至伪数据信号的上升沿位置后，状态监控单元202输出第二相位调整信号，由于第一相位调整信号对应将第一时钟信号的相位向前调整，因此，第二相位调整信号对应将第一时钟信号的相位向后调整，可控延迟线201根据第二相位调整信号以预设的步进方式将经过第一相位调整的第一时钟信号的相位向后调整，若状态监控单元202再次监控到至少有一个伪数据信号周期对应的第一采样点的采样结果与其他伪数据信号周期对应的第一采样点的采样结果不同，则说明此时第一采样点对应的采样位置为伪数据信号的下降沿位置，此时可控延迟线201停止对第一时钟信号进行相位调整。状态监控单元202记录第一采样点从伪数据信号的上升沿位置至下降沿位置对应的第二调整距离。

在本发明实施例中，预设的步进方式包括预设步进值，预设步进值可以根据实际需求进行设置，此处不限制。

具体的，可控延迟线201根据第一相位调整信号以预设步进值对第一时钟信号进行第一相位调整，直至状态监控单元202监控到至少有一个伪数据信号周期对应的第一采样点的采样结果与其他伪数据信号周期对应的第一采样点的采样结果不同为止。状态监控单元202记录第一相位调整对应的第一步进次数，并根据公式t1＝t×a1计算第一调整距离。其中，t1为第一调整距离，t为预设步进值，a1为第一步进次数。

可控延迟线201根据第二相位调整信号以预设步进值对经过第一相位调整的第一时钟信号进行第二相位调整，直至状态监控单元202再次监控到至少有一个伪数据信号周期对应的第一采样点的采样结果与其他伪数据信号周期对应的第一采样点的采样结果不同为止。状态监控单元202记录第二相位调整对应的第二步进次数，并根据公式t2＝t×a2计算第二调整距离。其中，t2为第二调整距离，t为预设步进值，a2第二步进次数。

状态监控单元202根据第一调整距离与第二调整距离计算第三调整距离。具体的，状态监控单元202可以根据公式t3＝(t2-t1)/2计算第三调整距离。其中，t3为第三调整距离，t2为第二调整距离，t1为第一调整距离。

其中，第三调整距离对应伪数据信号的四分之一时钟周期。

状态监控单元202根据第三调整距离输出第三相位调整信号，可控延迟线201根据第三相位调整信号将第一时钟信号的相位再次向前调整，经过第三相位调整后，第一采样点的位置对准伪数据信号的一个周期内的上升沿和下降沿的中心位置，如此，通过相位校准后的第一时钟信号与第一数据信号的相位完全一致，相位校准后的第一时钟信号便可对第一数据信号进行准确采样。

本发明实施例通过采用包括n个数据串并转换单元、延迟单元、数字时钟管理单元及伪数据串并转换单元的可编程逻辑控制器件，由伪数据串并转换单元接收时钟线传输的第一频率的第二时钟信号，并对第二时钟信号进行串并转换得到第二频率的伪数据信号，由于第二时钟信号和数据信号在可编程逻辑控制器件内部的路径完全相同，因此，第二时钟信号、伪数据信号及数据信号的相位完全一致，那么，延迟单元根据接收到的第一频率的第一时钟信号对伪数据信号进行采样，便可根据采样结果寻找到数据信号的采样点，然后将第一时钟信号的采样沿调整到该数据的采样点数即可完成对高速信号的准确接收。同时，在正确接收数据信号后，数据串并转换单元将数据信号进行降速处理，从而适应了可编程逻辑控制器件的处理能力。本发明无需采用硬件仿真电路便可完成对高速信号的相位对齐调整，适应性较强。

参见图3，是本发明实施例提供的一种可编程逻辑控制器件的高速信号接收方法的示意流程图。本实施例提供的高速信号接收方法是基于图1所示的可编程逻辑控制器件，可编程逻辑控制器件的具体结构可参照图1及图1对应的实施例中的相关描述，此处不再赘述。如图3所示，本实施例提供的一种可编程逻辑控制器件的高速信号接收方法，具体包括以下步骤：

s301：所述伪数据串并转换单元接收所述时钟线传输的第一频率的第二时钟信号，并根据预设转换比例对所述第二时钟信号进行频率转换，得到第二频率的伪数据信号，且将所述伪数据信号发送至所述延迟单元；其中，所述第二频率小于所述第一频率。

s302：所述延迟单元根据所述第一时钟信号对所述伪数据信号进行采样，并根据采样结果确定所述伪数据信号的上升沿和下降沿，且根据所述伪数据信号的上升沿和下降沿对所述第一时钟信号进行相位校准，使所述第一时钟信号的采样沿对准所述伪数据信号的相邻两个上升沿与下降沿之间的中心位置，所述延迟单元将校准后的所述第一时钟信号发送至所述数字时间管理单元。

s303：所述数字时间管理单元将校准后的所述第一时钟信号发送至所述n个数据串并转换单元。

s304：所述n个数据串并转换单元根据校准后的所述第一时钟信号对分别对n条数据线传输的所述第一数据信号进行采样，并根据所述预设转换比例对所述第一数据信号进行频率转换，得到第二频率的第二数据信号，且将所述第二数据信号发送至所述可编程逻辑控制器件的数据处理单元。

需要说明的是，上述步骤s301～s304的具体说明可参照图1对应的实施例中的相关描述，此处不再赘述。

参见图4，是本发明另一实施例提供的一种可编程逻辑控制器件的高速信号接收方法的示意流程图。本发明实施例是对图3对应的实施例中的步骤s302的细化。如图4所示，图3对应的实施例中的步骤s302具体可以包括以下步骤：

s401：所述可控延迟线接收所述伪数据串并转换单元发送的所述伪数据信号和所述时钟线传输的所述第一时钟信号，并根据所述第一时钟信号对所述伪数据信号进行采样；其中，每个伪数据信号周期对应m个采样点。

s402：所述状态监控单元对采样结果进行监控。

s403：若多个伪数据信号周期对应的第一采样点的采样结果均相同，则所述状态监控单元输出第一相位调整信号，以使所述可控延迟线根据所述第一相位调整信号以预设的步进方式对所述第一时钟信号进行第一相位调整，直至所述状态监控单元监控到至少有一个伪数据信号周期对应的第一采样点的采样结果与其他伪数据信号周期对应的第一采样点的采样结果不同为止，所述状态监控单元记录所述第一相位调整对应的第一调整距离。

s404：所述状态监控单元输出第二相位调整信号，以使所述可控延迟线根据所述第二相位调整信号以预设的步进方式对经过所述第一相位调整的所述第一时钟信号进行第二相位调整，直至所述状态监控单元再次监控到至少有一个伪数据信号周期对应的第一采样点的采样结果与其他伪数据信号周期对应的第一采样点的采样结果不同为止，所述状态监控单元记录所述第二相位调整对应的第二调整距离；其中，所述第二相位调整对应的调整方向与所述第一相位调整对应的调整方向相反。

s405：所述状态监控单元根据所述第一调整距离和第二调整距离计算第三调整距离，并根据所述第三调整距离输出第三相位调整信号，以使所述可控延迟线根据所述第三相位调整信号将经过所述第二相位调整的所述第一时钟信号沿与所述第一相位调整对应的调整方向相同的方向移动第三调整距离。

s406：所述延迟单元将校准后的所述第一时钟信号发送至所述数字时间管理单元。

进一步的，步骤s403可以包括以下步骤：

所述可控延迟线根据所述第一相位调整信号以预设步进值对所述第一时钟信号进行第一相位调整，直至所述状态监控单元监控到至少有一个伪数据信号周期对应的第一采样点的采样结果与其他伪数据信号周期对应的第一采样点的采样结果不同为止；

所述状态监控单元记录所述第一相位调整对应的第一步进次数，并根据公式t1＝t×a1计算所述第一调整距离；

其中，t1为第一调整距离，t为预设步进值，a1为第一步进次数。

进一步的，s404可以包括以下步骤：

所述可控延迟线根据所述第二相位调整信号以预设步进值对经过所述第一相位调整的所述第一时钟信号进行第二相位调整，直至所述状态监控单元再次监控到至少有一个伪数据信号周期对应的第一采样点的采样结果与其他伪数据信号周期对应的第一采样点的采样结果不同为止；

所述状态监控单元记录所述第二相位调整对应的第二步进次数，并根据公式t2＝t×a2计算所述第二调整距离；

其中，t2为第二调整距离，t为预设步进值，a2第二步进次数。

进一步的，步骤s405可以包括以下步骤：

所述状态监控单元根据公式t3＝(t2-t1)/2计算所述第三调整距离；

其中，t3为第三调整距离，t2为第二调整距离，t1为第一调整距离。

需要说明的是，上述步骤s401～s406的具体说明可参照图2对应的实施例中的相关描述，此处不再赘述。

本发明实施例通过采用包括n个数据串并转换单元、延迟单元、数字时钟管理单元及伪数据串并转换单元的可编程逻辑控制器件，由伪数据串并转换单元接收时钟线传输的第一频率的第二时钟信号，并对第二时钟信号进行串并转换得到第二频率的伪数据信号，由于第二时钟信号和数据信号在可编程逻辑控制器件内部的路径完全相同，因此，第二时钟信号、伪数据信号及数据信号的相位完全一致，那么，延迟单元根据接收到的第一频率的第一时钟信号对伪数据信号进行采样，便可根据采样结果寻找到数据信号的采样点，然后将第一时钟信号的采样沿调整到该数据的采样点数即可完成对高速信号的准确接收。同时，在正确接收数据信号后，数据串并转换单元将数据信号进行降速处理，从而适应了可编程逻辑控制器件的处理能力。本发明无需采用硬件仿真电路便可完成对高速信号的相位对齐调整，适应性较强。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。