寄存器321及一 DCM时钟管理单元322。
[0016]该系统工作时，由CPU控制寄存器36传送采集相位信号和采集开始信号至多相位时钟产生模块32。如图3A所示，多相位时钟产生模块32中的DCM时钟管理单元322根据接收的采集开始信号(clk_in)产生4个相位相差为π/2的时钟信号，并将该4路时钟信号输入相位选择寄存器321。这四路信号如图3Β所示，分别为相位O (elk 0)，相位90度(elk 90)，相位180度(elk 180)及相位270度(elk 270)四路时钟信号。相位选择寄存器321根据接收的采集相位信号选择该4个时钟信号中的第i路时钟信号(相位为π i/2)作为ADC采样时钟输入模数转换芯片10以及ADC接口模块31。本实施例中，i为正整数，且
i < 4。
[0017]模数转换芯片10根据收到的第i路时钟信号以该时钟信号为时钟基准进行数据采集并将采集的第i路数据输入ADC接口模块31 ；
ADC接口模块31对采集的第i路数据进行数据缓存，并根据所接收的来自多相位时钟产生模块32的第i路时钟信号相结合做时钟同步处理，并将时钟同步处理后的数据输入数据处理模块33。
[0018]MIG内存接口模块34对数据存储器40中的第i路数据执行读写操作。
[0019]数据存储器40用于存储MIG内存接口模块34写入的第i路数据。
[0020]数据处理模块33对输入的时钟同步处理后的第i路数据进行滤波降噪处理得到滤波降噪的第i路数据，同时数据处理模块33将滤波降噪的第i路数据与通过MIG内存接口模块34读取的来自数据存储器40的第i路数据进行加权平均运算，得到加权平均后的第i路数据，并将加权平均后的第i路数据通过MIG内存接口模块34写入数据存储器40。
[0021]其中，模数转换芯片10为低速率的ADC模数转换芯片，本实施例中的ADC模数转换芯片的数据采样速率为125MSPS。采用本系统进行数据采集的过程中，每次数据采集时，嵌入式CPU20通过FPGA处理单元30控制模数转换芯片10完成4个时钟信号的数据采集，并将得到的4种不同相位的数据分别写入数据存储器40。
[0022]嵌入式CPU20发送获取数据指令给CPU控制寄存器36，CPU控制寄存器36发送控制指令给CPU数据读写模块，由CPU数据读写模块35将数据存储器中所存储的数据按相位组合，得到最终的高分辨率采样数据，该采样数据的采样速率为4X125MSPS=500 MSPS，并再次通过CPU控制寄存器36将最终的高分辨率采样数据数据输入嵌入式CPU20，即完成一次的数据采集工作。
[0023]如图4所示，数据存储器40包括4个数据存储区，分别为相位O数据存储区、相位I数据存储区、相位3数据存储区及相位4数据存储区。其中，相位i数据存储区用于存储第i路时钟信号作用下写入的数据。数据处理模块33的加权平均运算具体为将相位i新采集的数据与系数《O相乘，将数据存储器40存储的相位η的数据与wl相乘，再将两路相乘后的数据相加，即得到处理过的相位i (第i路)的新数据(即加权平均后的第i路数据)。其中，加权值w0和wl可以根据不同的需求通过嵌入式CPU设置，实现灵活的降噪处理。
[0024]当然，本发明不以上述实施例为限，具体实施时，每次数据采集可以进行η个相位差为2 π /n的时钟信号的低采样率的数据采集，η为大于I的整数。相应地，其余器件性能参数也不受上述实施例限制。
[0025]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何本领域的技术人员在本发明揭露的技术范围内，对本发明所做的变形或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述的权利要求的保护范围为准。
【主权项】
1.一种超高采样率可重现数据采集系统，其特征在于，包括一模数转换芯片、嵌入式CPU,FPGA处理单元以及数据存储器，所述FPGA处理单元包括ADC接口模块、多相位时钟产生模块、数据处理模块、MIG内存接口模块、CPU数据读写模块以及CPU控制寄存器； 所述嵌入式CPU用于向所述CPU控制寄存器中写入采集相位信号和采集开始信号；(PU控制寄存器用于将所述采集相位信号和采集开始信号传送给所述多相位时钟产生模块；所述多相位时钟产生模块用于根据接收的采集开始信号产生η个相位相差为2 π /n的时钟信号，并根据接收的采集相位信号选取该η个时钟信号中的第i路信号输入所述模数转换芯片，1、η为正整数，且I SiSn; 所述模数转换芯片用于根据收到的第i路时钟信号进行数据采集并将采集的第i路数据输入所述ADC接口模块； 所述ADC接口模块用于对采集的第i路数据进行数据缓存和时钟同步处理，并将处理后的第i路数据输入所述数据处理模块； 所述MIG内存接口模块用于对所述数据存储器中的第i路数据进行读写操作； 所述数据存储器用于存储所述MIG内存接口模块写入的第i路数据； 所述数据处理模块用于对输入的处理后的第i路数据进行滤波降噪处理得到滤波降噪的第i路数据，同时所述数据处理模块将滤波降噪的第i路数据与所述MIG内存接口模块读取的来自数据存储器的第i路数据进行加权平均运算，得到加权平均后的第i路数据，并通过所述MIG内存接口模块将加权平均后的第i路数据写入数据存储器； 其中，所述模数转换芯片为低速率ADC模数转换芯片，每次数据采集时，所述嵌入式CPU通过所述FPGA处理单元控制所述模数转换芯片完成η个时钟信号的η路数据采集并将得到的η路数据分别写入数据存储器； 所述CPU数据读写模块用于将所述数据存储器中的η路数据按相位组合，得到最终的高分辨率采样数据，并通过CPU控制寄存器将最终的高分辨率采样数据数据输入嵌入式CPU。
2.根据权利要求1所述的超高采样率可重现数据采集系统，其特征在于，所述多相位时钟产生模块包括一相位选择寄存器及一 DCM时钟管理单元，所述DCM时钟管理单元用于根据接收的采集开始信号产生η个相位相差为2 π /n的时钟信号，并将该η路时钟信号输入所述相位选择寄存器；所述相位选择寄存器根据接收的采集相位信号将该η个时钟信号中的第i路时钟信号输入所述模数转换芯片。
3.根据权利要求1所述的超高采样率可重现数据采集系统，其特征在于，数据存储器包括η个数据存储区，分别为相位O数据存储区至相位η数据存储区；其中，相位i数据存储区用于存储第i路时钟信号作用下写入的数据。
4.根据权利要求1所述的超高采样率可重现数据采集系统，其特征在于，所述数据处理模块进行的加权平均运算具体为:将相位i新采集的数据与系数《O相乘，将所述数据存储器存储的相位i的数据与《I相乘，再将两路相乘后的数据相加，即得到加权平均后的相位i的新数据。
【专利摘要】本发明提供了一种超高采样率可重现数据采集系统，该系统包括ADC模数转换芯片、嵌入式CPU、FPGA处理单元以及数据存储器，通过FPGA的DCM单元产生n个相位相差2π/n的时钟信号，每一次数据采集时给ADC不同相位的时钟信号，实现不同相位的数据采集，最后在FPGA中将不同相位的数据采集结果组合起来，共同组成ADC采样率n倍的高采样率数据采集结果。其中，对每一个相位的数据采集进行多次重复采集以进行滤波处理，可以消除噪声，进一步提高数据采集系统的性能。该系统实现了一个低速率的模数转换芯片进行高采样率数据采集的工作，系统控制简单，对FPGA的运算能力要求较低，易于实现，且采集的数据精度较高。
【IPC分类】G05B19-042
【公开号】CN104597802
【申请号】CN201410701064
【发明人】周敏
【申请人】苏州工业职业技术学院
【公开日】2015年5月6日
【申请日】2014年11月28日