专利名称：一种复杂电路系统通用总线的制作方法
技术领域：
本发明涉及一种通用总线，特别是关于一种对复杂电路系统通用总线。
背景技术：
目前，在各种电子设备系统中，存在各种总线结构，但它们都是为专用系统而设计的。电子技术飞速发展，各种新产品层出不穷，时下流行的系统总线也有很多种。对于复杂电路系统来说，特别是集成电路，希望能够在掩模制造之前进行实际硬件电路设计结果的评估和仿真测试，以增加设计结果的可信性和可靠性。传统的测试方法都是先建立相应的系统，然后对其进行调试和测试分析。这种做法具有的特点是针对性强，可以直接针对所设计的集成电路或系统进行评估；其缺点则是通用型不强，特别是对中小集成电路设计来说，这种专用评估系统存在设计周期长、技术复杂的特点，因此一般不宜采用。到目前为止，还没有看到对复杂电路系统进行评估和仿真测试的通用总线的相关报道。
发明内容
针对上述问题，本发明的目的是提供一种具有总线一般特性的通用总线，能够对大多数系统进行测试。
为实现上述目的，本发明采取以下技术方案一种复杂电路系统通用总线，其特征在于它包括系统主机、系统总线、数字模块电路接口、系统数字模块电路和系统模拟模块电路五部分；所述系统总线包括数字并行系统总线和模拟并行系统总线，它们分为控制总线、地址总线和数据总线，所述总线系统的一端连接一拨断开关，所述主机连接所述拨断开关的另一端，所述系统主机的数字端通过所述拨断开关连接到所述数字并行总线另一端的所述数字模块电路接口一端，所述数字模块电路接口另一端通过所述数字并行总线连接到所述系统数字模块电路；所述系统主机的模拟端通过所述拨断开关连接所述模拟并行总线另一端的所述系统模拟模块电路。
所述系统总线的布局为三排插座，每排64引脚，三排共192引脚。
所述系统总线信号分为系统管脚信号、地址数据总线信号、系统控制总线信号、IIC总线信号、IIS总线信号、自定义扩展IO、液晶屏接口信号、触摸屏信号、系统模块选择信号和电源信号；所述系统管脚信号包括CLKo、nRESET、CLKi和RESET，所述地址数据总线信号包括D[15:0]和A[19:0]，所述系统控制总线信号包括nCS[1:0]、INT[1:0]、nWE、nOE、nACK和nWAIT，所述IIC总线信号包括SCL和SDA，所述IIS总线信号包括I2SLRCK、I2SSDO、I2SSDI、I2SSCLK、和CDCLK，所述自定义扩展IO包括MCUIO
和PLDIO
，所述液晶屏接口信号包括VD[23:0]、LCD_PWREN、VCLK、VFRAME、VLINE、VM、VSYNC、HSYNC、VDEN和LEND，所述触摸屏信号包括nXPON、XMON、nYPON和YMON，所述系统模块选择信号包括arm_nOE、dsp_nOE、mcu_nOE和sopc_nOE，所述电源信号包括VCC5、VCC12、VCC-12、VCC3P3和GND。
所述系统主机包括ARM系统、单片机系统、SOPC系统和DSP系统中的一种或一种以上，所述系统主机之间通过串口线、网线或自定义方式实现通信，同一时刻只能有一个所述系统主机接通所述系统总线。
所述系统主机模块板上设置有电平转换电路。
所述数据总线上设置有驱动电路，其通过读写逻辑控制数据输出方向。
所述数据总线上设置有驱动电路，其通过读写逻辑控制数据输出方向。
本发明由于采取以上技术方案，其具有以下优点1、由于本发明提供了一种通用总线系统，所以大大降低了评估系统的设计周期，技术也比较简单。2、由于本发明提供了复杂电路的总线结构，所以可以方便快捷地建立起所需要的评估系统。3、由于本发明的总线可连接不同的数字和模拟单元电路，用户可对总线进行设置，构成所需仿真的器件结构，所以大大提高了评估速度，同时增加集成电路设计的可靠性。本发明可广泛应用于复杂电路的评估测试系统。
图1是本发明的系统结构示意2是本发明系统主机的CPLD扩展IO实现框3是本发明系统主机对外围系统数字/模拟模块电路的写入时序4是本发明系统主机对外围系统数字/模拟模块电路的读出时序5是本发明系统总线布局示意图具体实施方式
下面结合附图和实施例，对本发明进行详细的描述。
如图1所示，本发明由系统主机1、系统总线2、数字模块电路接口3、系统数字模块电路4和系统模拟模块电路5组成，其中，系统总线2包括数字并行系统总线21和模拟并行系统总线22，这些总线都分为数据总线、控制总线和地址总线三类。
系统主机1是本发明的主体，包括ARM(Advance RISC Machine公司生产的一种RISC处理器)系统、单片机系统、SOPC(System On Programmable Chip，ALTERA公司生产的可编程逻辑系统)系统和DSP(digital signal processor，数字信号处理器)系统中的一种或一种以上，它们之间通过串口线或网线进行通信，也可以根据情况自行定义(如图2所示)，如CPLDIO是系统主机1上CPLD/FPGA扩展的IO，是通过CPLD扩展的IO实现的，其中MCUIO是系统主机1上核心控制器上的IO，A和B为插座。上述方式都为不同系统之间的互联提供了灵活的接口。系统主机1通过系统总线2控制外部系统数字模块电路4和系统模拟模块电路5(控制时序如图3、图4所示)。
数字模块电路接口3的两端分别通过数字并行总线21连接系统主机1和系统数字模块电路4，确保不同电平的数字电路系统之间实现无缝连接，主要起到电平转换的作用。
系统数字模块电路4可以是任何具有本发明总线结构的数字系统，它们通过数字并行总线21实现相互间的连接。
系统模拟模块电路5可以是200MHz压控振荡器、10-bit比较器、两极4-bit直接比较电路、流水线模块电路、编码电路与由200MHz运算放大器构成的积分、微分、放大、低通滤波器和高通滤波器以及评估含有A/D转换电路的集成电路结构的系统。
如果任何两个系统主机1之间或系统主机1与模块4、5间的电平信号不同，例如DSP的电平为3.3V，CPLD的信号为5V，则需要在各自的系统主机5V信号的模块板上增加电平转换电路，使其达到3.3V。本发明建议所有的系统模块统一采用3.3V电源，对于不符合要求、需进行电平转换的模块，推荐电平转换芯片为CBTD16210。
对于数据总线而言，如果需传输的数据量很大，那么，为缓冲需要加设驱动电路如芯片74HC16245(一种16路的双向缓冲芯片)，通过读写逻辑控制输出方向。由于同一时刻只能有一个系统主机1控制系统总线2，所以在系统总线2的一端连接一个拨断开关，系统主机1连到拨断开关的另一端，保证同一时刻只有一块系统主机可以使用系统总线2的IO资源。系统总线2的电平信号使用3.3V。
整个系统总线2的布局(如图5所示)为ABC为三排插座，单排64引脚，三排共192引脚。物理构件是整个系统总线的载体。系统总线2的信号按照分组方式进行描述(见表1)，其中I表示输入信号，O表示输出信号，IO表示输入输出信号。
表1
系统管脚信号包括CLKo时钟输出信号，为所有总线设备提供时钟信号，除了INT[1:0]和nRESET信号外，其它所有时序电路都通过CLKo的上升沿触发，系统时钟频率工作在0-100MHz。
nRESET为系统输出的低电复平位信号，将总线上所有寄存器和信号恢复到初始状态，与CLKo信号异步工作；CLKi为由外部模块向系统主机输入的时钟信号，可选信号，工作在0-100MHz；RESET为系统输出的高电平复位信号，可选，用于复位系统模块上高电平复位器件。
地址数据总线信号包括D[15:0]为系统总线所具有的独立16位输入/输出数据总线；A[19:0]为系统总线所具有的独立20位输出地址总线，可寻址1M空间。
系统控制总线信号包括nCS[1:0]为系统输出的总线片选信号，可寻址两个1M地址空间；
INT[1:0]为输入的系统总线中断信号，由系统模块产生，用以中断系统主机；nWE属于输出信号，系统主机对系统模块写入信息时有效；nOE属于输出信号，系统主机读取系统模块信息时有效；nACK属于输入信号，系统模块确认信号；nWAIT属于输入信号，延长系统主机总线周期信号，当nWAIT为低电平时，当前总线周期不能完成操作。
IIC总线信号包括SCL为IIC总线时钟信号，属于输入/输出信号；SDA为IIC总线数据信号，属于输入/输出信号。
IIS总线信号包括I2SLRCK为IIS总线通道选择时钟信号，属于输入/输出信号；I2SSDO为IIS串行数据输出；I2SSDI为IIS串行数据输入；I2SSCLK为IIS串行时钟信号，属于输入/输出信号；CDCLK为CODEC系统时钟信号，属于输出信号。
自定义扩展IO包括MCUIO
为系统主机处理器扩展IO；PLDIO
为系统主机CPLD扩展IO，由于系统主机处理器IO不能配合总线完成某些特定时序，可通过系统主机上可编程器件进行IO扩展以完成特定操作。
液晶屏接口信号包括VD[23:0]为液晶屏数据总线，用于数据输出；LCD_PWREN为液晶屏开关控制信号，属于输出信号；VCLK为液晶屏时钟输出；VFRAME为液晶屏帧信号输出；VLINE为液晶屏行信号输出；VM交替改变象素的行和列电压极性，属于输出信号；VSYNC为列同步信号输出；HSYNC为行同步信号输出；VDEN为数据使能信号，属于输出信号；LEND为行结束信号，属于输出信号。
触摸屏信号包括nXPON为触摸屏X轴正信号；
XMON为触摸屏X轴负信号；nYPON为触摸屏Y轴正信号；YMON为触摸屏Y轴负信号。
系统模块选择信号包括arm_nOE属于输入信号，当该信号有效时，系统主机为ARM模块；dsp_nOE属于输入信号，当该信号有效时，系统主机为DSP模块；mcu_nOE属于输入信号，当该信号有效时，系统主机为MCU模块；sopc_nOE属于输入信号，当该信号有效时，系统主机为SOPC模块。
电源信号包括VCC5为系统主电源(5V电源)，最大电流5A，满足大部分模块供电需求；VCC12为12V电源，可选，特殊需求使用；VCC-12为-12V电源，可选，特殊需求使用；VCC3P3为3.3V电源，系统主机工作电压，最大工作电流3A；GND为地信号。
A、B、C各排总线的排列顺序依次表示如下(如表2、表3、表4所示)表2
表3
表4
本发明提供一个能够连接100MHz时钟频率、200MHz模拟信号的评估系统总线。总线可连接不同的数字电路器件和模拟单元电路，用户可以对其总线进行设置，从而构成所需要仿真的器件结构，可以大大的提高评估速度，增加集成电路设计的可靠性。
尽管为说明目的公开了本发明的具体实施例和附图，其目的在于帮助理解本发明的内容并据以实施，但是本领域的技术人员可以理解在不脱离本发明及所附的权利要求的精神和范围内，各种替换、变化和修改都是可能的。因此，本发明不应局限于最佳实施例和附图所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。
权利要求
1.一种复杂电路系统通用总线，其特征在于它包括系统主机、系统总线、数字模块电路接口、系统数字模块电路和系统模拟模块电路；所述系统总线包括数字并行系统总线和模拟并行系统总线，它们分为控制总线、地址总线和数据总线，所述总线系统的一端连接一拨断开关，所述主机连接所述拨断开关的另一端，所述系统主机的数字端通过所述拨断开关连接到所述数字并行总线另一端的所述数字模块电路接口一端，所述数字模块电路接口另一端通过所述数字并行总线连接到所述系统数字模块电路；所述系统主机的模拟端通过所述拨断开关连接所述模拟并行总线另一端的所述系统模拟模块电路。
2.如权利要求1所述的一种复杂电路系统通用总线，其特征在于所述系统总线的布局为三排插座，每排64引脚，三排共192引脚。
3.如权利要求1所述的一种复杂电路系统通用总线，其特征在于所述系统总线信号分为系统管脚信号、地址数据总线信号、系统控制总线信号、IIC总线信号、IIS总线信号、自定义扩展IO、液晶屏接口信号、触摸屏信号、系统模块选择信号和电源信号；所述系统管脚信号包括CLKo、nRESET、CLKi和RESET，所述地址数据总线信号包括D[15:0]和A[19:0]，所述系统控制总线信号包括nCS[1:0]、INT[1:0]、nWE、nOE、nACK和nWAIT，所述IIC总线信号包括SCL和SDA，所述IIS总线信号包括I2SLRCK、I2SSDO、I2SSDI、I2SSCLK、和CDCLK，所述自定义扩展IO包括MCUIO
和PLDIO
，所述液晶屏接口信号包括VD[23:0]、LCD_PWREN、VCLK、VFRAME、VLINE、VM、VSYNC、HSYNC、VDEN和LEND，所述触摸屏信号包括nXPON、XMON、nYPON和YMON，所述系统模块选择信号包括arm_nOE、dsp_nOE、mcu_nOE和sopc_nOE，所述电源信号包括VCC5、VCC12、VCC-12、VCC3P3和GND。
4.如权利要求2所述的一种复杂电路系统通用总线，其特征在于所述系统总线信号分为系统管脚信号、地址数据总线信号、系统控制总线信号、IIC总线信号、IIS总线信号、自定义扩展IO、液晶屏接口信号、触摸屏信号、系统模块选择信号和电源信号；所述系统管脚信号包括CLKo、nRESET、CLKi和RESET，所述地址数据总线信号包括D[15:0]和A[19:0]，所述系统控制总线信号包括nCS[1:0]、INT[1:0]、nWE、nOE、nACK和nWAIT，所述IIC总线信号包括SCL和SDA，所述IIS总线信号包括I2SLRCK、I2SSDO、I2SSDI、I2SSCLK、和CDCLK，所述自定义扩展IO包括MCUIO
和PLDIO
，所述液晶屏接口信号包括VD [23:0]、LCD_PWREN、VCLK、VFRAME、VLINE、VM、VSYNC、HSYNC、VDEN和LEND，所述触摸屏信号包括nXPON、XMON、nYPON和YMON，所述系统模块选择信号包括arm_nOE、dsp_nOE、mcu_nOE和sopc_nOE，所述电源信号包括VCC5、VCC12、VCC-12、VCC3P3和GND。
5.如权利要求1或2或3或4所述的一种复杂电路系统通用总线，其特征在于所述系统主机包括ARM系统、单片机系统、SOPC系统和DSP系统中的一种或一种以上，所述系统主机之间通过串口线、网线或自定义方式实现通信，同一时刻只能有一个所述系统主机接通所述系统总线。
6.如权利要求1或2或3或4所述的一种复杂电路系统通用总线，其特征在于所述系统主机模块板上设置有电平转换电路。
7.如权利要求5所述的一种复杂电路系统通用总线，其特征在于所述系统主机模块板上设置有电平转换电路。
8.如权利要求1或2或3或4或7所述的一种复杂电路系统通用总线，其特征在于所述数据总线上设置有驱动电路，其通过读写逻辑控制数据输出方向。
9.如权利要求5所述的一种复杂电路系统通用总线，其特征在于所述数据总线上设置有驱动电路，其通过读写逻辑控制数据输出方向。
10.如权利要求6所述的一种复杂电路系统通用总线，其特征在于所述数据总线上设置有驱动电路，其通过读写逻辑控制数据输出方向。
全文摘要
本发明涉及一种复杂电路系统通用总线，其特征在于它包括系统主机、系统总线、数字模块电路接口、系统数字模块电路和系统模拟模块电路；系统总线包括数字并行系统总线和模拟并行系统总线，它们分为控制总线、地址总线和数据总线，总线系统的一端连接一拨断开关，主机连接拨断开关的另一端，系统主机的数字端通过拨断开关连接到数字并行总线另一端的数字模块电路接口一端，数字模块电路接口另一端通过数字并行总线连接到系统数字模块电路；系统主机的模拟端通过拨断开关连接模拟并行总线另一端的系统模拟模块电路。本发明提供了一种通用总线系统，大大降低了评估系统的设计周期，提高了评估速度，技术也比较简单。本发明可广泛应用于复杂电路的评估测试系统。
文档编号G06F13/40GK101082895SQ20071011829
公开日2007年12月5日 申请日期2007年7月4日 优先权日2007年7月4日
发明者赵俊良, 李哲英, 许立群, 钮文良, 姜余祥, 周小龙, 刘佳, 陈婷婷, 王淑英, 申功迈, 韩玺, 王健健, 刘翔, 韩大盺, 孙旭 申请人:北京联合大学