专利名称：一种具有读写译码功能的内存模块的制作方法
技术领域：
本实用新型涉及一种内存模块，具体涉及一种具有读写译码功能的内存模块。
背景技术：
由于内存生成工具对数据位宽，深度有一定限制，比如深度最大1024，位宽最大 128。在这些条件下，采用传统方法生成2048X8的内存将拆成两个形状扁长的模块。
实用新型内容本实用新型的目的是提供一种结构简单、成本低、性能可靠的具有读写译码功能 的内存模块。为解决上述技术问题，本实用新型采取以下技术方案一种具有读写译码功能的 内存模块，所述内存包括η个深度为D1、宽度为Wl的子内存单元，所述η个子内存单元被重 新组合为宽度为nXWl的第二内存单元，在所述第二内存单元的读端口与写端口上分别设 置有读译码电路和写译码电路。所述读译码电路和写译码电路连接到所述第二内存单元的所有地址空间，以对上 述所有地址空间进行访问。本实用新型使用多片512位宽32的内存模块后，通过对读写请求中的目的地址的 A10, All的译码，能够实现对数据的正常写入与读取，其外部参数仍然是一块深度2048位 宽8的内存，与更新之前毫无变化，只是增加了一些译码电路，因而具有结构简单、成本低、 性能可靠的特点。
图1是深度为2048位、位宽为8位的内存示意图；图2为深度为512位、位宽为8位的内存示意图；图3为本实用新型的原理图。
具体实施方式
以下将结合实际例子以及附图对本实用新型的一种具有读写译码功能的内存模 块作进一步的详细描述，并举例说明在深度最大1024，位宽最大1 条件下，如何生成深度 2048位宽8的内存。图1是内存单元的结构图。内存单元是深度为2048位、宽度为8位的内存，其地 址总线为12位，分别对应于AO-All。将内存拆分成4块子内存，子内存的深度为512位、宽度为8位，其地址总结为10 位、分别对应地A0-A9，如图2所示。如图3示出了如何将图2所示的多个子内存重新组合为第二内存的示意图。如图 3所示，将4块所述子内存重新组合为深度为512位、宽度为32位的第二内存；此外，在第二内存的数据读、写端分别设置有读数据译码电路和写数据译码电路。如图3所示，在向第二内存中写入数据时，写数据译码电路根据待写入数据时的 写目的地址中的AlO和All位的值，将该待写入的数据写入一个子内存中去，即通过对写目 的地址的AlO和All位的译码来将数据写入第二内存中对应的子内存中去。在从第二内存 中读取数据时，读数据译码电路根据读数据请求中的读目的地址中的AlO和All位的值，解 析出应当从第二内存的哪一块子内存中读取相应的数据，并将相应的数据输出。本实用新型使用多片512位宽32的内存模块后，通过对读写请求中的目的地址的 A10, All的译码，能够实现对数据的正常写入与读取，其外部参数仍然是一块深度2048位 宽8的内存，与更新之前毫无变化，只是增加了一些译码电路，因而具有结构简单、成本低、 性能可靠的特点。以上所述仅为本实用新型的较佳实施方式，本实用新型的保护范围并不以上述实 施方式为限，但凡本领域普通技术人员根据本实用新型所揭示内容所作的等效修饰或变 化，皆应纳入权利要求书中记载的保护范围内。
权利要求1.一种具有读写译码功能的内存模块，其特征在于所述内存包括η个深度为D1、宽度 为Wl的子内存单元，所述η个子内存单元被重新组合为宽度为nXWl的第二内存单元，在 所述第二内存单元的读端口与写端口上分别设置有读译码电路和写译码电路。
2.如权利要求1所述的一种具有读写译码功能的内存模块，其特征在于所述读译码 电路和写译码电路连接到所述第二内存单元的所有地址空间，以对上述所有地址空间进行 访问ο
专利摘要本实用新型涉及一种具有读写译码功能的内存模块，所述内存包括n个深度为D1、宽度为W1的子内存单元，所述n个子内存单元被重新组合为宽度为n×W1的第二内存单元，在所述第二内存单元的读端口与写端口上分别设置有读译码电路和写译码电路。本实用新型使用多片512位宽32的内存模块后，通过对读写请求中的目的地址的A10，A11的译码，能够实现对数据的正常写入与读取，其外部参数仍然是一块深度2048位宽8的内存，与更新之前毫无变化，只是增加了一些译码电路，因而具有结构简单、成本低、性能可靠的特点。
文档编号G06F13/16GK201867798SQ20102062594
公开日2011年6月15日 申请日期2010年11月25日 优先权日2010年11月25日
发明者伍骏, 李长征, 胡健, 金葆晖 申请人:上海宇芯微电子有限公司