专利名称：一种时钟切换装置的制作方法
技术领域：
本实用新型属于时钟信号处理技术领域，具体地说，是涉及一种时钟信号的切换
直O
背景技术：
在数字视频处理芯片中，根据应用场合的需要，经常要实现输入时钟的切换。比 如某个视频处理芯片有两个输入时钟clkl、clk2,当输入到视频处理芯片的视频流在低 分辨率时，要求芯片的工作时钟是clkl ；当输入到视频处理芯片的视频流工作在高分辨率 时，则要求芯片的工作时钟为clk2。两个输入时钟clkl、clk2的切换时间对这个视频处理芯片来说是完全未知的，如 果不做专门处理，而直接采用一个选择器选择其中一路时钟信号输出，可能会使此视频处 理芯片的电路发生未知的问题，从而导致电路的崩溃或者逻辑上的混乱。举例说明一般的 时钟切换电路不会考虑毛刺和亚稳态问题，它只是通过一个简单的二选一切换芯片来对两 路时钟信号clkl、clk2进行切换，其逻辑电路参见图1所示。对应的逻辑公式为clk_out = (clk_sel or clk_l)and( clk_sel or clk_2) (1)其中，clk_ sel为时钟选择信号； clk_sel为clk_sel的反向信号。由公式(1)可见，在时钟选择信 号clk_sel为O时， clk_sel为1。根据逻辑或门的特性，或门Orl的输出为clk_l，或门 0r2的输出为1，即Orl对clk_l是“畅通的”;0r2对clk_2是“阻塞的”。由此一来，通过与 门And输出的时钟信号clk_out即为clk_l。在实际的工程应用中，如果clk_sel在电路运行中动态变化，上述电路如果不做 特殊处理，在切换输出的时钟信号clk_out上就会产生毛刺或者出现不确定状态，如图2所 示的时钟波形。其中，箭头所指的脉冲即为切换过程中所产生的毛刺。若将该时钟信号直 接输入到视频处理芯片中，则会对系统运行的稳定性造成不利影响。为了实现系统的稳定运行，就需要采取一定的措施来实现时钟信号的平滑切换， 从而使得切换后输出的时钟信号没有毛刺，没有亚稳态问题。为此，业界提出了一些解决该 类问题的方法，比如公告号为CN2872451Y、CN100587652C、CN101299159B的专利申请。虽 然在解决毛刺和亚稳态问题上都起到了一定的作用，但是各有其自身的缺陷。比如中国实 用新型CN2872451Y公开了一种新型时钟动态切换电路，虽然在一定程度上解决了亚稳态 问题，但是当快慢时钟频率相差较大时，难以避免门控输出叠加产生毛刺现象。发明专利 CN100587652C公开了一种时钟切换方法以及时钟切换装置，步骤多、操作复杂，而且必须事 先知道要切换的两路时钟信号中，哪路时钟比较快，哪路时钟比较慢，快慢时钟信号必须输 入到特定的端口上，才能实现时钟信号的平滑切换，因此实际应用情况并不理想。中国发明 专利CN101299159B公开了一种时钟切换电路，采用两个D触发器以及复位产生电路、或门 和与非门等来解决亚稳态和输出毛刺问题。经过逻辑仿真我们发现当时钟选择信号clk_ sel在clkl或者clk2上升沿附近变化时，该专利技术对亚稳态的处理不够完善，容易导致 逻辑的混乱。[0007]基于此，如何设计一种能够实现任意频率时钟之间的平滑切换，以彻底规避亚稳 态和毛刺问题，是本实用新型所要解决的一项主要问题。
实用新型内容本实用新型的目的在于提供一种时钟切换装置，在对两路时钟信号进行切换时， 避免毛刺和亚稳态问题的出现。为解决上述问题，本实用新型采用以下技术方案予以实现一种时钟切换装置，用于根据时钟选择信号进行第一时钟信号Clkl和第二时钟 信号clk2的切换，包括四组D触发器、第一时钟门控处理模块、第二时钟门控处理模块和组 合处理模块；其中，第一组D触发器的数据端接收所述的时钟选择信号，时钟端接收clkl，输出端输 出第一时钟选择信号；第二组D触发器的数据端接收所述的第一时钟选择信号，时钟端接收clk2，输出 端连接第三组D触发器的反相复位端；第三组D触发器的数据端接收所述的时钟选择信号，时钟端接收clk2，输出端通 过反相器输出第二时钟选择信号；第四组D触发器的数据端接收所述的第二时钟选择信号，时钟端接收clkl，输出 端连接第一组D触发器的反相置位端；第一时钟门控处理模块，接收所述第一时钟选择信号，并作为门控使能信号，对同 时输入的clkl进行门控处理；第二时钟门控处理模块，接收所述第二时钟选择信号，并作为门控使能信号，对同 时输入的clk2进行门控处理；组合处理模块，将门控处理后生成的信号进行组合输出。采用上述的四组D触发器对时钟选择信号进行处理，以生成用于控制clkl、clk2 选通输出的门控使能信号，即第一时钟选择信号和第二时钟选择信号，进而可以达到去除 毛刺和亚稳态的设计目的。具体来讲，当所述时钟选择信号从选通clkl的状态跳变到选通 clk2的状态时，利用所述第一组D触发器，可以使第一时钟选择信号在保持选通clkl的状 态至少经历一个clkl脉冲时进行跳变；利用第二、第三组D触发器，可以使第二时钟选择 信号在所述第一时钟选择信号跳变后，保持当前阻断clk2的状态至少经历两个clk2脉冲 时进行跳变；反之亦然，即当所述时钟选择信号从选通clk2的状态跳变到选通clkl的状态 时，利用所述第三组D触发器，可以使第二时钟选择信号在保持选通clk2的状态至少经历 一个clk2脉冲时进行跳变；利用第一、第四组D触发器，可以使第一时钟选择信号在所述第 二时钟选择信号跳变后，保持当前阻断clkl的状态至少经历两个clkl脉冲时进行跳变。进一步的，所述第一时钟门控处理模块为或门，接收所述的第一时钟选择信号和 clkl，进行“或”运算后输出；所述第二时钟门控处理模块也为或门，接收所述的第二时钟选 择信号和clk2，进行“或”运算后输出。又进一步的，所述组合处理模块为与门，对通过两路所述的或门输出的信号进行 “与”运算后输出。优选的，所述反相器优选采用逻辑非门实现，当然，也可以采用由三极管等开关元件组建的反相电路实现。再进一步的，系统输出的复位信号可以仅传输至所述第一组D触发器的反相复位 端，也可以同时传输至所述第一、第二、第四组D触发器的反相复位端。更进一步的，所述的每一组D触发器可以均由一个D触发器构建或者均由多个D 触发器串联构建。本实用新型优选采用两个D触发器串联的方式来组成每一组D触发器， 其中，第二组D触发器的输出端连接第三组D触发器中后一级D触发器的反相复位端；第四 组D触发器的输出端连接第一组D触发器中后一级D触发器的反相置位端。与现有技术相比，本实用新型的优点和积极效果是本实用新型的时钟切换装置 相比现有解决方案在去除亚稳态方面的特性更优，而且无论时钟选择信号在任何时刻发生 变化，都不会引起输出时钟出现窄脉冲，即毛刺现象。此外，本实用新型对输入时钟频率没 有要求，可以实现任何频率时钟之间的平滑切换，确保系统运行的稳定性。结合附图阅读本实用新型实施方式的详细描述后，本实用新型的其他特点和优点 将变得更加清楚。
图1是传统时钟切换电路的逻辑电路原理图；图2是图1所示逻辑电路的输入输出信号波形图；图3是时钟切换方法的一种实施例的流程框图；图4是采用图3所示方法处理输出的时钟信号的一种实施例的波形图；图5是采用图3所示方法处理输出的时钟信号的另一种实施例的波形图；图6是本实用新型所提出的时钟切换装置的一种实施例的逻辑电路原理图；图7是本实用新型所提出的时钟切换装置的另外一种实施例的逻辑电路原理图；图8是图7所示逻辑电路的输入输出信号波形图。
具体实施方式
以下结合附图对本实用新型的具体实施方式
作进一步详细地说明。本实用新型为了解决现有时钟切换电路在时钟选择信号clk_sel发生跳变时，容 易在输出的时钟信号中产生毛刺的问题，改变传统直接将时钟选择信号clk_sel作为门控 使能信号，对第一时钟信号clkl和第二时钟信号clk2进行门控处理的设计方式，而是对所 述的时钟选择信号clk_sel进行处理，生成分别用于控制第一时钟信号clkl和第二时钟信 号clk2输出/阻塞的第一时钟选择信号ff 1_Q和第二时钟选择信号ff5_Q_n，即将公式(1) 修改为clk_out = (ffl_Q or clk_l) and (ff5_Q_n or clk_2)在时钟选择信号 clk_sel 发生跳变时，让ff 1_Q和ff5_Q_n不同时变化，而是以特定的顺序进行变化，使两路时钟信 号clkl、clk2均“阻塞”，然后再把需要输出的一路时钟信号选通输出，以避免毛刺的产生。以clk_sel从0变到1为例进行说明。假设clk_sel为0时，ffl_Q = 0，ff5_Q_n =1 ；clkl选通，clk2阻塞。某时亥lj，clk_sel由0变为1，为避免毛刺，先让ffl_Q = 1，并 保持fT5_Q_n = 1，使两路时钟信号clkl、clk2均阻塞；然后，再把fT5_Q_n变为0，让clk2 选通输出。[0038]下面通过两个具体的实施例，来详细阐述本实用新型所提出的时钟切换方法以及 时钟切换装置的具体设计方法及工作原理。实施例一，本实施例提出了一种时钟切换方法，参见图3所示，包括以下步骤S301、接收第一时钟信号clkl、第二时钟信号clk2、以及用于对所述clkl、clk2进 行切换输出的时钟选择信号clk_Sel。S302、对所述时钟选择信号clk_sel进行处理，以生成第一时钟选择信号《1_0和 第二时钟选择信号ff5_Q_n。其中，ffl_Q用于对clkl进行使能控制，ff5_Q_n用于对clk2进行使能控制。当 clk_sel处于选择clkl输出的状态时，ffl_Q进入选通clkl输出的状态，ff5_Q_n进入阻 塞clk2输出的状态；当clk_sel处于选择clk2输出的状态时，ff 1_Q进入阻塞clkl输出 的状态，ff5_Q_n进入选通clk2输出的状态。而当clk_sel发生跳变时，为了避免输出的时 钟信号出现毛刺或者亚稳态问题，需要对ffl_Q和ff5_Q_n的跳变时序进行特殊控制。在 本实施例中，当clk_sel从选通clkl的状态跳变到选通clk2的状态时，首先使ffl_Q在保 持选通clkl的状态至少一个clkl脉冲时(即到达下一个clkl脉冲时)，再进行跳变，即跳 变成阻塞clkl输出的状态；而后，ff5_Q_n在ffl_Q跳变后，保持当前阻断clk2的状态至 少两个clk2脉冲时(即到达之后的第二个clk2脉冲时)，再进行跳变，即跳变成选通clk2 输出的状态。举例说明假设clk_sel = 0时，表示选通clkl ；clk_sel = 1时，表示选通clk2。 当clk_sel = 0时，ff 1_Q = 0，ff5_Q_n = 1 ；此时clkl选通，clk2阻塞，时钟输出信号clk_ out输出clkl，参见图4所示的波形图。当clk_sel由0变为1时，ff 1_Q维持0至少到达 下一个clkl脉冲时，再变为1，即让clkl的前一个周期的波形输出完，然后将时钟输出信 号clk_out置为1。此后，fT5_Q_n在维持1至少两个clk2脉冲后，即到达ffl_Q变为1之 后的第二个clk2脉冲时，跳变为0，使时钟输出信号clk_out转而输出clk2，即从一个完整 的clk2时钟周期开始输出时钟信号clk2。反之亦然，即当clk_sel由1变为0时，ff5_Q_ η首先维持0至少到达下一个clk2脉冲时，再变为1，即让clk2的前一个周期的波形输出 完，然后将clk_out置为1。此后，ffl_Q在维持1至少两个clkl脉冲后，跳变为0，使clk_ out转而输出clkl，即从一个完整的clkl时钟周期开始输出第一时钟信号clkl。由此无论 clk_sel在何时发生跳变，均可避免在clk_out波形中出现毛刺或者亚稳态问题。如何由clk_sel来产生所述的第一时钟选择信号ff 1_Q和第二时钟选择信号ff5_ Q_n呢？本实施例提出了以下设计方案，以clk_sel从0变到1为例进行说明首先，对clk_sel在第一时钟域(即clkl所在的时钟域)进行至少一次同步处理， 以生成所述的第一时钟选择信号ffl_Q ；其次，对ff 1_Q在第二时钟域(即clk2所在的时钟域)进行至少两次同步处理；然后，进行取反操作，进而生成所述的第二时钟选择信号ff5_Q_n。同理，当clk_sel从1变到0时，则将上述步骤中的clkl与clk2互换，并将ffl_ Q与ff5_Q_n互换即可。即首先对clk_sel在第二时钟域进行至少一次同步处理，以生成所 述的第二时钟选择信号fT5_Q_n ；然后对fT5_Q_n在第一时钟域进行至少两次同步处理后， 进行取反操作，进而生成所述的第一时钟选择信号ffl_Q。为了彻底解决亚稳态问题，本实施例优选对clk_sel在第一时钟域进行两次同步处理后，生成ffl_Q ；对所述ffl_Q在第二时钟域进行三次同步处理后，进行取反操作，进而 生成ff5_Q_n，参见图5所示的波形图，这里仅以clk_sel从0变到1为例进行了说明。S303、将ffl_Q和ff5_Q_n作为门控使能信号，分别对clkl、clk2进行门控处理。在这里，为了避免在时钟输出信号clk_out中出现窄脉冲，本实施例优选设计成 在ffl_Q和ff5_Q_n阻断clkl或clk2输出时，经门控处理后输出高电平1。为了实现该 目的，可以将ffl_Q和ff5_Q_n分别与所述的clkl、clk2进行逻辑“或”操作，当ffl_Q或 ff5_Q_n为1时，通过“或”操作输出高电平1，从而阻断clkl或clk2的输出。而当需要选 通clkl或clk2输出时，只需将ffl_Q或ff5_Q_n置为0即可。S304、将门控处理后生成的信号进行组合输出。在本实施例中，可以采用对步骤S303门控处理后生成的信号进行逻辑“与”操作 的方式实现信号组合。例如当ffl_Q = 0,ff5_Q_n = 1时，通过门控处理后分别输出clkl 和1，对二者进行“与”运算，即输出clkl ；当ffl_Q = 1，ff5_Q_n = 0时，通过门控处理后 分别输出1和clk2，对二者进行“与”运算，即输出clk2 ；而当clk_sel发生跳变的一段期 间内，由于ffl_Q= 1，ff5_Q_n = 1，因此通过门控处理后均输出1，进行“与”运算后输出 1，即clk_out在clk_sel发生跳变的一段期间内保持高电平1的状态，通过对所述期间进 行合理设置，可以规避毛刺和亚稳态问题的出现。实施例二，本实施例是为实现实施例一所述时钟切换方法所提出的硬件电路架构 图，参见图6所示，包括四组D触发器Dl D4、第一时钟门控处理模块U1、第二时钟门控处 理模块U2和组合处理模块U3。其中，第一组和第四组D触发器D1、D4工作在第一时钟域， 即其时钟端CP接收第一时钟信号clkl ；第二组和第三组D触发器D2、D3工作在第二时钟 域，即其时钟端CP接收第二时钟信号clk2。系统输出的用于切换clkl、clk2的时钟选择 信号clk_sel分别传输至第一、第三组D触发器D1、D3的数据端D，且经过第一组D触发器 Dl同步处理生成第一时钟选择信号ffl_Q，分别输出至第二组D触发器D2的数据端D以及 第一时钟门控处理模块Ul。所述第二组D触发器D2的输出端Q连接第三组D触发器D3的 反相复位端RD，通过第三组D触发器D 3的输出端Q输出的信号经反相器U4进行取反操作 后，生成第二时钟选择信号ff5_Q_n分别输出至第四组D触发器D4的数据端D以及第二时 钟门控处理模块U2 ；而所述第四组D触发器D4的输出端Q则连接第一组D触发器Dl的反 相置位端SD，第一组D触发器Dl的反相复位端RD接收系统输出的复位信号Resets。当然，系统输出的复位信号Reset)也可以同时传输给第一组、第二组、第四组D 触发器Dl、D2、D4的反相复位端RD，在系统复位时，控制其同步复位。为简便起见，优选仅 通过第一组D触发器Dl的反相复位端RD来接收系统输出的复位信号Resets。第一时钟门控处理模块Ul接收第一时钟选择信号ffl_Q和第一时钟信号clkl， 将ffl_Q作为clkl的门控使能信号，控制clkl的输出时序。同理，第二时钟门控处理模块 U2分别接收第二时钟选择信号ff5_Q_n和第二时钟信号clk2，将ff5_Q_n作为clk2的门 控使能信号，控制clk2的输出时序。在本实施例中，所述门控处理模块U1、U2可以采用逻 辑或门实现，当门控使能信号为1时，阻断时钟信号的输出，使输出恒为1 ；当门控使能信号 为0时，保持时钟信号畅通输出，即输出clkl或clk2。组合处理模块U3接收第一时钟门控处理模块Ul和第二时钟门控处理模块U2输 出的信号，进行组合后生成时钟输出信号clk_out。在本实施例中，当门控处理模块Ul、U2选用逻辑或门时，所述组合处理模块U3可以采用一个逻辑与门实现，对门控处理模块Ul、 U2输出的信号进行与操作后输出。图6所示时钟切换电路的工作原理是当系统复位时，置复位信号Resets为低电 平有效状态，控制第一组D触发器Dl复位，输出0，即ffl_Q = 0。此时，ff7_Q = 0，ff5_Q_ η = 1，即第一时钟选择信号有效，选通clkl输出；第二时钟选择信号无效，阻塞clk2，由此 经组合处理模块U3组合输出clkl。即在时钟切换装置处于复位状态时，默认输出clkl。复位操作结束后，若系统输出的时钟选择信号clk_sel = 0，则各组D触发器Dl D4维持现有状态，即Dl输出0，控制D2输出0，通过D2控制D3复位，使D 3输出0，经反相 器U4取反后，输出1，进而控制D4输出1，向Dl输出无效的置位信号。此时，由于ffl_Q = 0、ff5_Q_n = 1，因此 clk_out = clkl。当clk_sel从0变为1时，利用第一组D触发器Dl可以延迟ffl_Q跳变为1的时 间，即让ffl_Q保持0至少到达下一个clkl脉冲时再跳变为1，阻断clkl，使第一时钟门控 处理模块Ul输出1。此时，由于ff5_Q_n仍为1，使第二时钟门控处理模块U2仍输出1，因 此，经组合处理模块U3输出的clk_out = 1。当ffl_Q由0变为1后，经过至少一个clk2 脉冲后，通过第二组D触发器D2输出1，即ff7_Q= 1，使传输至第三组D触发器D3的复位 信号无效，放开D3，使D3在经历至少一个clk2脉冲后，输出1，即ff5_Q= 1，取反后输出 第二时钟选择信号ff5_Q_n = 0，由此开始选通clk2输出，参见图4所示的波形图。与此 同时，由于ff5_Q_n变为0，在下一个clkl脉冲到来时，D4输出0，向Dl输出有效的置位信 号，控制Dl保持输出1，即ff 1_Q = 1。同理，当clk_sel从1变为0时，表示输出时钟要求切换到clkl，与上述跳变过程 的推导方法类似，由于D3的存在，使第二时钟选择信号ff5_Q_n在维持0至少一个clk2脉 冲后跳变为1，阻断clk2的输出；由于D4、D1的存在，使第一时钟选择信号ffl_Q在保持输 出1至少两个clkl脉冲后，跳变为0，选通clkl输出，参见图4所示的波形图。在每一组D触发器Dl D4中可以仅设置一个D触发器，其所处理生成的时钟切换 波形如图4所示。当然，也可以采用多个D触发器串联的方式来构建每一组D触发器。本 实施例优选采用两个D触发器串联的方式组建每一组D触发器Dl D4，如图7所示，以使 装置在去除毛刺和亚稳态方面的特性最优。图7中，ff0、ff 1是一对D触发器，串联构成第一组D触发器Dl，输入时钟为clkl， 用来解决将clk_sel转换到clkl时钟域时的亚稳态问题。同理，ff4、ff5是一对D触发器， 输入时钟为clk2，串联构成第三组D触发器D3，用来解决将clk_sel转换到clk2时钟域时 的亚稳态问题。ff6、Ul串联构成第二组D触发器D2，工作在第二时钟域，其时钟端CP均 接收第二时钟信号clk2 ；ff2、ff3串联构成第四组D触发器D4，工作在第一时钟域，其时钟 端CP均接收第一时钟信号clkl。时钟选择信号clk_sel分别传输至第一、第四组D触发器 中的前一级触发器ffO、ff4，其输出端Q分别连接至该组后一级触发器ffl、ff5的数据端 D，通过ffl的输出端Q输出第一时钟选择信号ff 1_Q，通过ff5输出的信号经反相器取反 后，输出第二时钟选择信号ff5_Q_n。所述反相器可以采用逻辑非门Nor实现。通过ffl输 出的ffl_Q同时传输至第一时钟门控处理模块(本实施例以逻辑或门Orl为例进行说明) 和第二组D触发器中的前一级触发器ff6，经ff6、ff7进行两次同步处理后，输出ff7_Q至 ff5的反相复位端RD。通过非门Nor输出的第二时钟选择信号ff5_Q_n同时传输至第二时钟门控处理模块(本实施例以逻辑或门0r2为例进行说明)和第四组D触发器中的前一级 触发器ff2，经ff2、ff3进行两次同步处理后，输出€€3_0至€打的反相置位端SD。所述或 门OrU 0r2分别接收clkl、clk2,并与接收到的ffl_Q或ff5_Q_n进行“或”运算后，输出 至组合处理模块进行组合输出。本实施例采用逻辑与门And来接收两个或门0rl、0r2输出 的信号，进行“与”运算后，生成时钟输出信号clk_out。由此可以得到时钟输出信号的逻辑 公式为clk_out = (ffl_Q or clk_l)and(ff5_Q_n or clk_2) (2)。采用图7所示的时钟切换电路架构，当系统输出的时钟选择信号clk_sel为0时， 时钟输出信号clk_out为clkl ；当clk_sel为1时，输出时钟clk_out为clk2，系统输出的 复位信号Resets为简便起见，仅传输至第一组D触发器ffO、ffl的反相复位端RD。由于ff 1_Q是clkl时钟域的，转换到clk2时钟域使用时，必须用ff6、ff7这对触 发器去掉亚稳态。而fT5_Q_n是clk2时钟域的，转换到clkl时钟域时，需要用ff2、fT3这 对触发器去掉亚稳态。当电路处于复位状态时，即Reset_n = 0时，ff 1_Q的值为0，ff7_Q的值也为0，这 样导致ff5_Q_n的值为1。将各个逻辑信号值代入公式(2)，由此可知输出时钟clk_out为 clkl。时钟切换可以分为两种情况1) clk_sel 从 0 变为 1 ；复位信号Resets变为1后，时钟切换电路进入正常工作状态。假设刚开始clk_ sel = 0，由上面的分析可知，clk_out为clkl。假设在某个不确定的时刻clk_sel由0跳 变成1，经fT0、fTl进行两次同步处理后，使ffl_Q在经历两个clkl脉冲时，才稳定地跳变 为1。由电路可知，在ffl_Q变为1的那个瞬间，€€7_0是0，把ff5_Q_n保持在1，此时输出 时钟为(ffl_Q or clkl)and (ff5_Q_n or clk2) = 1。由或门和与门的逻辑特性，由于ffl_Q—直为1时，输出clk_out将不依赖于 clkl，只有当ff5_Q_n变成0时，才把clk2切换成输出。由于ff7_Q用来做ff5的复位信 号，所以当ff7_Q变成1时才使ff5退出复位状态。从电路可以推出，当ffl_Q在clkl的 上升沿变为1后，由于需要经过ff6、ff7进行两次同步处理，因此需要经过两个clk2脉冲， €€7_0才能变为1。从ffl_Q跳变为1到ff7_Q跳变为1的这段时间，输出时钟一直保持在 1，当在两个clk2脉冲的上升沿到来后，ff7_Q变为1导致ff5退出复位状态，并在下一个 clk2脉冲的上升沿到来时，使ff5_Q变为1，从而使ff5_Q_n变为0，输出时钟clk_out切换 到clk2。此时，由于clk_out原本为1，在clk2的上升沿切换时钟，可以完全避免小的时钟 毛刺产生。clk_sel从0变为1的时钟切换波形参见图8所示。2) clk_sel 从 1 变为 0 ；clk_sel从1变为0意味着输出时钟切换到clkl，根据第一种情况的推导方法可 知假设在某个不确定的时刻clk_sel由1跳变成0，经ff4、ff5进行两次同步处理后，使 fT5_Q_n在经历两个clk2脉冲的上升沿时，才稳定地跳变为1。由于此时的ffl_Q仍然保 持在1，因此输出时钟clk_out = 1。
9[0076]由于ff3_Q用来做ffl的置位信号，所以当ff3_Q变成1时才能使ffl退出置位 状态。从电路可以推出，当ff5_Q_n在clk2的上升沿变为1后，由于需要经过ff2、ff3进 行两次同步处理，因此需要经过两个clkl脉冲，€€3_0才能变为1。从ff5_Q_n跳变为1到 fT3_Q跳变为1的这段时间，输出时钟一直保持在1，当在两个clkl脉冲的上升沿到来后， ff3_Q变为1导致ffl退出置位状态，并在下一个clkl脉冲的上升沿到来时，使ffl_Q变为 0，输出时钟clk_out切换到clkl。此时，由于clk_out原本为1，在clkl的上升沿切换时 钟，同样可以完全避免小的时钟毛刺产生。本实施例的时钟切换装置利用异步复位和置位的原理，来处理时钟选择信号clk_ seL·同时，在任何涉及时钟域转换的地方都对亚稳态进行了处理。所以，无论时钟选择信 号clk_sel在任何时候变化都不会引起输出时钟出现窄的毛刺时钟，也不会有任何亚稳态 问题，其效果与现有技术相比更加优越。当然，上述说明并非是对本实用新型的限制，本实用新型也并不仅限于上述举例， 本技术领域的普通技术人员在本实用新型的实质范围内所做出的变化、改型、添加或替换， 也应属于本实用新型的保护范围。
权利要求1.一种时钟切换装置，用于根据时钟选择信号进行第一时钟信号Clkl和第二时钟信 号clk2的切换，其特征在于包括四组D触发器、第一时钟门控处理模块、第二时钟门控处 理模块和组合处理模块；其中，第一组D触发器的数据端接收所述的时钟选择信号，时钟端接收clkl，输出端输出第 一时钟选择信号；第二组D触发器的数据端接收所述的第一时钟选择信号，时钟端接收clk2，输出端连 接第三组D触发器的反相复位端；第三组D触发器的数据端接收所述的时钟选择信号，时钟端接收clk2，输出端通过反 相器输出第二时钟选择信号；第四组D触发器的数据端接收所述的第二时钟选择信号，时钟端接收clkl，输出端连 接第一组D触发器的反相置位端；第一时钟门控处理模块，接收所述第一时钟选择信号，并作为门控使能信号，对同时输 入的clkl进行门控处理；第二时钟门控处理模块，接收所述第二时钟选择信号，并作为门控使能信号，对同时输 入的clk2进行门控处理；组合处理模块，将门控处理后生成的信号进行组合输出。
2.根据权利要求1所述的时钟切换装置，其特征在于所述第一时钟门控处理模块为 或门，接收所述的第一时钟选择信号和clkl，进行“或”运算后输出；所述第二时钟门控处 理模块也为或门，接收所述的第二时钟选择信号和clk2，进行“或”运算后输出。
3.根据权利要求2所述的时钟切换装置，其特征在于所述组合处理模块为与门，对通 过两路所述的或门输出的信号进行“与”运算后输出。
4.根据权利要求1所述的时钟切换装置，其特征在于所述的反相器为逻辑非门。
5.根据权利要求1所述的时钟切换装置，其特征在于所述第一组D触发器的反相复 位端连接系统的复位信号输出端。
6.根据权利要求1所述的时钟切换装置，其特征在于所述第一、第二、第四组D触发 器的反相复位端均连接系统的复位信号输出端。
7.根据权利要求1至6中任一项所述的时钟切换装置，其特征在于在所述的每一组D 触发器中均设置有一个D触发器。
8.根据权利要求1至6中任一项所述的时钟切换装置，其特征在于所述的每一组D触 发器均由两个D触发器串联组成。
9.根据权利要求8所述的时钟切换装置，其特征在于所述第二组D触发器的输出端 连接第三组D触发器中后一级D触发器的反相复位端。
10.根据权利要求8所述的时钟切换装置，其特征在于所述第四组D触发器的输出端 连接第一组D触发器中后一级D触发器的反相置位端。
专利摘要本实用新型公开了一种时钟切换装置，包括四组D触发器、第一时钟门控处理模块、第二时钟门控处理模块和组合处理模块；通过四组D触发器对时钟选择信号进行处理，以生成第一时钟选择信号和第二时钟选择信号；第一时钟门控处理模块，接收所述第一时钟选择信号，并作为门控使能信号，对同时输入的clk1进行门控处理；第二时钟门控处理模块，接收所述第二时钟选择信号，并作为门控使能信号，对同时输入的clk2进行门控处理；组合处理模块，将门控处理后生成的信号进行组合输出。采用本实用新型的时钟切换装置无论时钟选择信号在任何时刻发生变化，都不会引起输出时钟出现毛刺，由此可以实现任何频率时钟之间的平滑切换。
文档编号G06F1/08GK201917845SQ201020625479
公开日2011年8月3日 申请日期2010年11月16日 优先权日2010年11月16日
发明者聂中平 申请人:青岛海信信芯科技有限公司