专利名称：具备回写式高速缓存的信息处理装置及主存储器诊断方法
技术领域：
本发明的实施方式涉及具备回写式高速缓存的信息处理装置及其主存储器的诊断方法。
背景技术：
在谋求高安全性和可靠性的信息处理系统中使用的信息处理装置中，要求对其存储装置进行定期诊断。对于该存储装置的诊断，除了一般的存储器故障之外，还需要进行由放射线粒子造成的存储器的软件错误诊断，因此，要求不仅在系统起动时进行诊断，而且在系统工作中也进行诊断。一般地，对于存储器的诊断，一般进行匹配图像诊断方法等，对存储器的特定的地址写入预定的值，再对读入同一地址的值和写入的值是否是同一值进行比较验证，但是，在这些方法中，由于对收纳于存储器的值进行改写而进行诊断，因此无法对从CPU访问中的存储器区域进行诊断。并且，一般地，对于CPU等信息处理装置，当取得或者更新程序或数据等信息时， 为了避免DRAM等低速大容量的主存储器的动作延迟，在信息处理装置与该主存储器之间具备由SRAM等构成的高速小容量的存储器(称为高速缓冲存储器)，将存储装置分层化 (将该构造称为存储分层)。CPU通常仅访问该高速缓冲存储器。写入控制包括直写方式和回写方式，在直写方式中，同时进行对主存储器的写访问，在回写方式中，为了将对主存储器的写访问抑制在最小限度，成批进行写入。并且，在具备高速缓冲存储器的存储装置的情况下，由于无法通过高速缓冲存储器直接访问主存储器，因此在主存储器的诊断中需要具备特别的试验装置。并且，在用于确保高安全性和可靠性的诊断中，当进行信息处理的CPU自身进行存储器的诊断时，用于进行诊断的负荷变高，也存在对信息处理的处理时间赋予制约的问题。作为能够缩短该存储器的故障诊断所需要的时间、并在CPU执行应用程序的间隔进行诊断的方法，公开有分层进行存储器故障诊断、以减少存储器访问次数的方法(例如参照专利文献1)。[专利文献1]日本特许第43U818号公报对于上述的专利文献1的存储器故障诊断，由于在存储器故障诊断中使用正在执行应用程序的CPU执行诊断，因此，即便通过进行分层以减少存储器访问次数而进行诊断来提高诊断速度，也存在存储器容量增加的同时诊断时间变长，会对CPU的应用程序的执行速度造成影响的问题。并且，在CPU执行应用程序的过程中，使用CPU将对测试区域进行分层而执行诊断，但是，在存储装置为具备回写式高速缓存的分层存储构造的情况下，对于在CPU执行程序的过程中进行主存储器的诊断的方法，没有对其结构的描述以及启发性的记载。
发明内容
本发明就是为了解决上述问题点而完成的，其目的在于，提供一种在具备回写式高速缓存的信息处理装置中，能够在信息处理装置的应用程序的动作中进行主存储器的诊断而不会对应用程序的动作造成影响的具备回写式高速缓存的信息处理装置、及其主存储器诊断方法。为了达成上述目的，基于本发明的第一方案所涉及的具备回写式高速缓存的信息处理装置的特征在于，具备CPU，具备回写式高速缓存；主存储器，用于存储所述CPU所执行的应用程序，且构成所述回写式高速缓存的下位层；以及主存储器诊断控制部，用于诊断所述主存储器的故障；所述主存储器诊断控制部具备存储器访问检测部，用于检测所述 CPU根据从所述主存储器朝向所述回写式高速缓存的读入信号、以及朝向所述主存储器的写入信号所访问的所述主存储器的地址；CPU存储器访问区域存储部，用于存储所述存储器访问检测部所检测到的根据读入信号和写入信号访问的所述主存储器的所述地址；诊断存储器访问区域存储部，预先存储根据所述回写式高速缓存的存储大小将所述应用程序分割而成的多个区域，并存储所述区域是否处于诊断中或者是否已经被诊断；诊断控制部，参照所述诊断存储器访问区域存储部判定存储于所述CPU存储器访问区域存储部的所述区域是否是未诊断的所述区域，在判定为是未诊断的情况下，发送该区域的诊断指令，并且， 在所述区域被缓存、且从所述诊断存储器访问区域存储部接收所述诊断结束信号之前，在从所述CPU存储器访问区域存储部接收到对该区域的所述回写信号的情况下，发送诊断停止指令；以及存储器诊断部，存储有预先设定的存储器诊断程序，按照从所述诊断控制部发送来的诊断指令执行所述区域的诊断，将诊断结束信号发送至所述诊断存储器访问区域存储部，或者，按照所述诊断停止指令停止诊断而将诊断停止信号发送至所述诊断存储器访问区域存储部，并且，在结束诊断的情况下将诊断结果发送给所述CPU ；与所述CPU所执行的应用程序并行地对所述回写式高速缓存的每个区域诊断所述主存储器的故障。为了达成上述目的，基于本发明的第三方案所涉及的具备回写式高速缓存的信息处理装置的主存储器的故障诊断方法的特征在于，具备预先存储根据所述回写式高速缓存的存储大小对存储于所述主存储器的应用程序进行分割而成的区域的步骤；检测从所述主存储器朝向所述回写式高速缓存的读入信号，并判定该读入信号是否是未诊断的所述区域，在未诊断的情况下，指令进行该区域的故障诊断的步骤；以及在所述区域的诊断中，在检测到向该区域的写入信号的情况下，停止该区域的诊断的步骤；在朝向所述回写式高速缓存的读入之后，直到对所述区域产生写入的期间，执行该区域的存储器的故障诊断，与应用程序的执行并行地执行所述主存储器的故障诊断。根据本发明，存在如下效果能够提供一种在具备回写式高速缓存的信息处理装置中，能够在信息处理装置的应用程序的动作中进行主存储器的诊断而不会对应用程序的动作造成影响的具备回写式高速缓存的信息处理装置、及其主存储器诊断方法。
图1是实施例1的信息处理装置的结构图。图2是实施例1的信息处理装置的动作说明图。
图3是实施例1的信息处理装置的动作说明图。图4是实施例2的信息处理装置的结构图。图5是实施例2的诊断动作的说明图。
具体实施例方式
以下，参照附图，对本实施例进行说明。[实施例1]以下，参照图1至图3对本发明所涉及的具备回写式高速缓存的信息处理装置的实施例进行说明。图1是本发明的具备回写式高速缓存的控制装置的结构图。在图1中，该控制装置具备CPU 1，具备回写式高速缓存；主存储器2，用于存储CPU 1所执行的应用程序，且构成回写式高速缓存的下位层；以及主存储器诊断控制部3，用于诊断主存储器2的故障，上述各个部分利用总线4连接。其次，对各个部分的结构进行说明。CPU(Central Processing Unit，中央处理单元，也称为MPU) 1例如具备回写式高速缓存la，由数KB 数100KB的高速小容量的SRAM 等构成；以及高速缓存控制部lb，对下述情况进行控制从主存储器2朝向回写式高速缓存 Ia的读入(称为填充(fill))；以及在回写式高速缓存Ia内的数据全都充满了有效数据的情况下，在将回写式高速缓存Ia(称为快速发送(flash))释放的定时也对主存储器2写入数据(将该写回称为回写(write back))。并且，作为故障的诊断对象的主存储器2存储有应用程序的程序和数据，通常例如由数IOMB 数100MB的低速大容量的DRAM等构成，但是，存储单元并不限定于DRAM，也存在由硬盘装置等辅助存储装置构成的情况。主存储器诊断控制部3具备存储器访问检测部3a，经由总线4检测根据下述信号访问的主存储器2的地址，所述信号是从主存储器2朝向回写式高速缓存Ia的(读入完毕后的)读入信号、或者是对主存储器2的(开始写入的)写入信号(回写信号)；CPU存储器访问区域存储部北，用于存储由存储器访问检测部3a检测到的根据读入信号和写入信号访问的主存储器2的地址；以及诊断存储器访问区域存储部3c，预先存储有根据回写式高速缓存Ia的存储大小(size)将应用程序分割而成的多个区域(例如A-D)，并存储各个区域是否处于诊断中或者是否已经被诊断。进一步，在主存储器诊断控制部3中还具备诊断控制部!Be，参照诊断存储器访问区域存储部3c判定存储于CPU存储器访问区域存储部北的区域是否是未诊断的区域，在判定为未诊断的情况下，发送该区域的诊断指令(s3s)，并且，在区域被缓存、且从诊断存储器访问区域存储部3c接收到诊断结束信号之前，在从CPU存储器访问区域存储部北接收到对该区域的回写信号的情况下，发送诊断停止指令(s3r)；以及存储器诊断部3d，存储有预先设定的存储器诊断程序，通过从诊断控制部:3e发送来的诊断指令(s3s)执行该区域的诊断，并将诊断结束信号(s3te)发送至诊断存储器访问区域存储部3c，或者，通过诊断停止指令(s3r)停止诊断而将诊断停止指令信号(s3ts)发送至诊断存储器访问区域存储部 3c，并且，在诊断结束的情况下将诊断结果发送给CPU 1。其次，对具备用于诊断该主存储器2的各个区域的诊断程序的存储器诊断部3d的结构进行说明。存储器诊断部3d对主存储器2的被缓存的诊断对象的区域进行特定的图案的数据的写入、读出，并对写入数据和读出数据进行比较对照而诊断存储器有无故障。对于该特定的图案数据，例如存在写入0x55555555和OxAAAAAAAA的棋盘形图案或者匹配图案等各种图案，该诊断算法能够根据诊断的可靠性和诊断时间适当选择。存储器诊断部3d对诊断存储器访问区域存储部3c写入诊断的区域的地址。此时， 诊断控制部3e从CPU存储器访问区域存储部北和诊断存储器访问区域存储部3c确认被缓存的区域和存储器诊断的区域相等的情况而实施诊断，进而，在存储器的诊断结束后，将该区域的诊断结束的情况写入诊断存储器访问区域存储部3c，同时经由总线4将诊断结果发送至CPUl。并且，对于主存储器诊断控制部3，该部分能够全都由FPGA (FieIdProgrammabIe Gate Array，现场可编程门阵列)构成，但是也能够以下述方式构成利用FPGA构成存储器访问检测部3a和CPU存储器访问区域存储部北，利用与CPU 1同样的CPU构成其他的诊断结构部分(以虚线包围的部分)，经由总线4从FPGA部分接收对主存储器2的访问信号并进行处理。在形成为这种结构的情况下，由于主存储器诊断控制部3的诊断部由CPU构成，因此存在主存储器2的诊断图案的变更或者该诊断部的自诊断变得容易的效果。其次，参照图2对以上述方式构成的具备回写式高速缓存Ia的信息处理装置的动作进行说明。图2(a)是用于对该动作进行说明的流程图，图2(b)是其时序图。首先，参照图2(a)对CPU 1的动作进行说明。高速缓存控制部Ib生成读入信号sls，从主存储器2的应用程序中例如将区域B的程序和数据读取至回写式高速缓存 la(sll)。进而，CPU 1使用读入该回写式高速缓存Ia的程序和数据执行程序(sl2)。进而， 当执行预定的程序从而产生从高速缓存控制部Ib相对于主存储器2的写入信号(回写信号)时，将指定的区域的程序和数据写回主存储器2 (sl3)。进而，利用来自高速缓存控制部Ib的下一个读入信号sis读入主存储器2的相应的区域的程序(sll)，以下反复执行同样(sll-sl3)的处理。其次，对主存储器诊断控制部3所执行的具备回写式高速缓存Ia的控制装置的主存储器2的每个区域的存储器的诊断动作进行说明。对于CPU存储器访问区域存储部北，例如当存储器访问检测部3a经由总线4检测到CPU 1例如读入区域B的读入信号SlS时，该CPU存储器访问区域存储部北存储该访问的地址(sl5)。其次，诊断控制部!Be参照诊断存储器访问区域存储部3c判定CPU存储器访问区域存储部北在该访问(sll)中存储的区域是否是未诊断的区域(sl7)，在判定是未诊断的区域的情况下，将该区域的诊断指令信号s3s(sl8)发送至存储器诊断部3d。进而，存储器诊断部3d执行区域B的诊断(sl9)，并将诊断中信号s3t发送至诊断存储器访问区域存储部3c，并且，当诊断结束时将诊断结束信号s3te发送至诊断存储器访问区域存储部3c(s21)，并进行存储(s22)。进一步，诊断结果经由总线4发送至CPU 1。图2(b)的时序图中示出以上的动作。如图2(b)所示，主存储器诊断控制部3在将主存储器2的被分割的区域读入回写式高速缓存Ia之后，利用直到在主存储器2产生数据的写入信号为止的期间(诊断中信号s3t)，与CPUl的应用程序的执行并行地自动执行主存储器2的被分割的区域的诊断。其次，参照图3(a)和图3(b)对存储器诊断部3d在主存储器2的区域的诊断中检测到该区域的写入的情况下的动作进行说明。在诊断存储器访问区域存储部3c结束诊断之前，在诊断控制部3e从CPU存储器访问区域存储部北接收到对该区域的写入信号(sir)、即回写信号的情况(sl6)下，诊断控制部:3e对存储器诊断部3d发送诊断停止信号(s3ts) (s31)。当存储器诊断部3d接收到该诊断停止指令s3r时，停止该区域的诊断(s32)，并将该诊断停止信号s3ts发送至诊断存储器访问区域存储部3c进行存储(s33)。S卩，主存储器诊断控制部3使用如下的期间与应用程序的执行并行地执行CPU 1 所缓存的主存储器2的各个区域的诊断，所述期间是如下的期间将主存储器2的某一区域的被分割的程序写入回写式高速缓存Ia的写入作业完毕，CPU 1使用缓存于回写式高速缓存Ia的区域的被分割的程序执行处理，回写至主存储器2之间的期间。因此，在连续运转的产业系统或公共系统的信息处理装置中，对于以往以半年或1 年的定期检修周期进行的主存储器的故障诊断，根据本实施例，能够在运转中实施，能够以短周期实施诊断，能够提高系统的安全性和可靠性。[实施例2]其次，参照图4和图5对实施例2的具备回写式高速缓存的信息处理装置进行说明。对于实施例2的各个部分，与图1所示的各个部分相同的部分以同一标号表示并省略说明。如图4所示，实施例2在下述方面与实施例1不同在诊断存储器访问区域存储部 3c具备诊断间隔时间表3cl，该诊断间隔时间表3cl用于存储存储器诊断部3d对回写式高速缓存Ia的根据存储大小分割的每个区域进行诊断的诊断间隔时间，在诊断控制部3e具备地址通知电路:3el，该地址通知电路3el判定每个区域的诊断间隔时间超过预先设定的判定水准的区域而通知CPU 1，并发送至CPU 1的中断接收部lc。如图5所示，诊断间隔时间表3el测定所读取的每个区域的诊断时间，并预先写入诊断间隔时间表3cl。通常，利用依赖于存储于主存储器2的应用程序的诊断间隔时间对各个区域进行诊断。根据该实施例2，当存在CPU 1对诊断对象存储器2的存储器访问间隔(诊断间隔时间)长的区域的情况下，地址通知电路:3el生成中断信号，优先进行超过了预先设定的判定水准的区域的诊断，因此，除了至少能够在一定的期间内对主存储器2的各个诊断区域进行可靠的诊断之外，还具有能够抑制每个区域的诊断间隔时间的偏差的效果。并且，通过针对每个区域改变判定水准，能够以优先判定特定的区域、或者是优先判定任意的地址的方式进行设定。根据上述的至少一个实施例，存在如下的效果在具备回写式高速缓存的信息处理装置中，能够提供一种能够在信息处理装置的应用程序的动作中进行主存储器的诊断而不会对应用程序的动作造成影响的具备回写式高速缓存的信息处理装置、及其主存储器诊断方法。
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本发明并不受如上所述的实施例的任何限定，只要使用CPU 1使用缓存于回写式高速缓存Ia的区域的程序执行处理、回写至主存储器2之间的期间，自动地对该区域进行诊断即可，主存储器诊断控制部3的结构能够在不脱离本发明的主旨的范围内进行各种变形而实施。以上对本发明的几个实施方式进行了说明，但是这些实施方式只是作为例子而提出的，并非意图限定发明的范围。这些实施方式能够以其他的各种各样的实施方式实施，能够在不脱离发明的主旨的范围内进行各种省略、替换、变更等。这些实施方式及其变形均包含于发明的范围或主旨，同样，也包含于与权利要求书所记载的发明等同的范围中。
权利要求
1.一种具备回写式高速缓存的信息处理装置，其特征在于，具备CPU，具备回写式高速缓存；主存储器，用于存储所述CPU所执行的应用程序，且构成所述回写式高速缓存的下位层；以及主存储器诊断控制部，用于诊断所述主存储器的故障；所述主存储器诊断控制部具备存储器访问检测部，用于检测所述CPU根据从所述主存储器朝向所述回写式高速缓存的读入信号、以及朝向所述主存储器的写入信号所访问的所述主存储器的地址；CPU存储器访问区域存储部，用于存储所述存储器访问检测部所检测到的根据读入信号和写入信号访问的所述主存储器的所述地址；诊断存储器访问区域存储部，预先存储根据所述回写式高速缓存的存储大小将所述应用程序分割而成的多个区域，并存储所述区域是否处于诊断中或者是否已经被诊断；诊断控制部，参照所述诊断存储器访问区域存储部判定存储于所述CPU存储器访问区域存储部的所述区域是否是未诊断的所述区域，在判定为是未诊断的情况下，发送该区域的诊断指令，并且，在所述区域被缓存、且从所述诊断存储器访问区域存储部接收所述诊断结束信号之前，在从所述CPU存储器访问区域存储部接收到对该区域的所述回写信号的情况下，发送诊断停止指令；以及存储器诊断部，存储有预先设定的存储器诊断程序，按照从所述诊断控制部发送来的诊断指令执行所述区域的诊断，将诊断结束信号发送至所述诊断存储器访问区域存储部， 或者，按照所述诊断停止指令停止诊断而将诊断停止信号发送至所述诊断存储器访问区域存储部，并且，在结束诊断的情况下将诊断结果发送给所述CPU;与所述CPU所执行的应用程序并行地对所述回写式高速缓存的每个区域诊断所述主存储器的故障。
2.根据权利要求1所述的具备回写式高速缓存的信息处理装置，其特征在于，所述诊断存储器访问区域存储部具备诊断间隔存储表，该诊断间隔存储表测定每个所述区域的诊断时间间隔并进行存储；所述诊断控制部具备地址通知电路，该地址通知电路判定存储于所述诊断间隔表的诊断间隔时间是否超过了预先设定的中断优先判定时间，在超过该中断优先判定时间的情况下，将该区域的地址通知所述CPU的中断接收部。
3.一种具备回写式高速缓存的信息处理装置的主存储器诊断方法，是具备回写式高速缓存的信息处理装置的主存储器的故障诊断方法，所述主存储器诊断方法的特征在于，具备预先存储根据所述回写式高速缓存的存储大小对存储于所述主存储器的应用程序进行分割而成的区域的步骤；检测从所述主存储器朝向所述回写式高速缓存的读入信号，并判定该读入信号是否是未诊断的所述区域，在未诊断的情况下，指令进行该区域的故障诊断的步骤；以及在所述区域的诊断中，在检测到向该区域的写入信号的情况下，停止该区域的诊断的步骤；在从所述主存储器朝向所述回写式高速缓存的读入完毕之后，直到对所述区域产生写入的期间，执行该区域的存储器的故障诊断，与应用程序的执行并行地执行所述主存储器的故障诊断。
4.根据权利要求3所述的具备回写式高速缓存的信息处理装置的主存储器诊断方法， 其特征在于，还具备测定每个所述区域的诊断间隔时间，判定该诊断间隔时间是否超过了预先设定的中断优先判定时间，在超过了该中断优先判定时间的情况下，优先进行该区域的诊断的步骤。
全文摘要
一种具备回写式高速缓存的信息处理装置及其主存储器诊断方法，能够在信息处理装置的应用程序的动作中进行主存储器的诊断而不会对应用程序的动作造成影响，具备回写式高速缓存的信息处理装置的主存储器的故障诊断方法的特征在于，预先存储根据回写式高速缓存(1a)的存储大小对存储于主存储器(2)的应用程序进行分割而成的区域，检测从主存储器(2)朝向回写式高速缓存(1a)的读入信号，并判定该读入信号是否是未诊断的所述区域，在未诊断的情况下，指令进行该区域的故障诊断；在区域的诊断过程中，在检测到向该区域的写入信号(回写)的情况下，停止该区域的诊断，并与应用程序的执行并行地执行主存储器的故障诊断。
文档编号G06F11/00GK102339238SQ20111005197
公开日2012年2月1日 申请日期2011年3月3日 优先权日2010年7月20日
发明者中谷博司, 大西直哉, 鲛田芳富 申请人:株式会社东芝