基于存储器的电路板的制作方法

本实用新型涉及存储器布线技术，尤其涉及一种基于存储器的电路板。

背景技术：

随着电子技术的飞速发展，电子产品内的电路板，如印制电路板PCB(Printed Circuit Board)的体积变得越来越小。

作为电子器件的最小系统，PCB板上通常设置有存储器，例如，双倍速率同步动态随机存储器(Double Data Rate Dynamic Random Access Memory，简称“DDR”)以及控制该存储器工作的处理器。对于使用存储器的电路板，处理器和存储器之间的相应引脚分布通常很难做到无交叉一一对应连接，这就造成电路板走线时容易出现混乱的问题，混乱的走线易造成信号间的干扰，影响信号质量；若要避免处理器和存储器之间走线交叉，减少信号之间的干扰，就需要延长在电路板上的走线长度，走线加长占用了更多的电路板的面积，导致电路板的体积增加。

技术实现要素：

本实用新型提供了一种基于存储器的电路板，用于解决现有技术中存在的电路板上存储器与处理器间电信号走线混乱及由其引发的信号干扰的技术问题。

本实用新型提供一种基于存储器的电路板，所述电路板上设置有所述存储器，还设置有用于控制所述存储器的处理器；

所述存储器和所述处理器均包含有至少两组信号线；

所述存储器上每组信号线的线组标识与所述处理器上每组信号线的线组标识相对应；

所述存储器的信号线与所述处理器的信号线，在同层电路板上无交叉连接；其中，相连接的所述存储器的线组标识与所述处理器的线组标识为非对应的线组标识。

可选的，每组信号线中包含有预设比特容量的数据信号，还包含有控制所述预设比特容量的数据信号进行传输的控制信号。

可选的，所述控制信号至少包括：数据同步信号控制位；数据掩码信号控制位。

可选的，相连接的两组信号线中的所述预设比特容量的数据信号的各个比特位之间以任意顺序相互连接；

相连接的两组信号线中的所述数据同步信号控制位对应连接；

相连接的两组信号线中的所述数据掩码信号控制位对应连接。

可选的，所述存储器为DDR芯片；

所述DDR芯片为16位数据信号的DDR；

相应的，所述DDR芯片和所述处理器上均包含有高8位信号线和低8位信号线；

所述DDR芯片的高8位信号线与所述处理器的低8位信号线连接；

所述DDR芯片的低8位信号线与所述处理器的高8位信号线连接。

可选的，所述低8位信号线中包含有DQ0至DQ7的8位数据信号；

所述高8位信号线中包含有DQ8至DQ15的8位数据信号；

所述DDR芯片的所述DQ0至DQ7的数据信号与所述处理器的所述DQ8至DQ15的数据信号可以以任意的顺序进行连接；

所述DDR芯片的所述DQ8至DQ15的数据信号与所述处理器的所述DQ0至DQ7的数据信号可以以任意的顺序进行连接。

可选的，所述高8位信号线中包含有控制所述DQ8至DQ15的数据同步信号控制位UDQS；还包含有控制所述DQ8至DQ15的数据掩码信号控制位UDQM；

所述低8位信号线中包含有控制所述DQ0至DQ7的数据同步信号控制位LDQS；还包含有控制所述DQ0至DQ7的数据掩码信号控制位LDQM；

所述DDR芯片的所述UDQS与所述处理器的所述LDQS连接，所述DDR芯片的所述UDQM与所述处理器的所述LDQM连接；所述DDR芯片的所述LDQS与所述处理器的所述UDQS连接，所述DDR芯片的所述LDQM与所述处理器的所述UDQM连接。

可选的，所述存储器为以下芯片类型中的任意一种：16位数据信号的DDR芯片、32位数据信号的DDR芯片、64位数据信号的DDR芯片。

可选的，所述存储器为以下芯片类型中的任意一种：DDR1、DDR2、DDR3、DDR4。

本实用新型所提供的基于存储器的电路板，在该电路板上设置有存储器，还设置有用于控制该存储器的处理器；存储器和处理器均包含有至少两组信号线；其中，存储器上每组信号线的线组标识与处理器上每组信号线的线组标识相对应；存储器的信号线与处理器的信号线，在同层电路板上无交叉连接；其中，相连接的存储器的线组标识与处理器的线组标识为非对应的线组标识。从而通过以信号线组为单位交换存储器和处理器之间的信号线，方便存储器和处理器间的信号线的走线，保证两者间的信号线没有交叉，进而保证信号间的通信质量。

附图说明

图1为本实用新型一示例性实施例示出的一种基于存储器的电路板的结构示意图；

图2为本实用新型另一示例性实施例示出的一种基于存储器的电路板的结构示意图；

图3为本实用新型另一示例性实施例示出的一种基于存储器的电路板的结构示意图。

附图标记：

1、电路板；2、存储器/DDR芯片；3、处理器；4、信号线引脚；5、线组。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例，对本实用新型实施例中的技术方案进行清楚、完整地描述。需要说明的是，在附图或说明书中，相似或相同的元件皆使用相同的附图标记。

图1为本实用新型一示例性实施例示出的一种基于存储器的电路板的结构示意图，如图1所示，本实施例提供的基于存储器的电路板1，电路板1上设置有存储器2，还设置有用于控制存储器2的处理器3；存储器2和处理器3均包含有至少两组信号线；存储器2上每组信号线的线组标识与处理器3上每组信号线的线组标识相对应；其中，信号线的引脚以标号4示意，信号线的线组以标号5示意，不同线组的标识以A、B、C、D......的大写字母进行区分。存储器2的信号线与处理器3的信号线，在同层电路板上无交叉连接；其中，相连接的存储器2的线组标识与处理器3的线组标识为非对应的线组标识。

具体的，图1中的电路板1可以为印制电路板PCB(Printed Circuit Board)、柔性线路板FPC(Flexible Printed Circuit board)、单面板、双面板、多层线路板等，本实施例对此不作具体限定，本领域技术人员可以根据电路特性进行相应的电路板的选择。电路板1上至少设置有存储器2，以及控制该存储器2进行信息存储操作的处理器3。处理器3若要对诸如原始数据、程序、中间运行结果、最终运行结果等信息进行正确的存入或取出，则需要将存储器2芯片上的各个信号线引脚4与处理器3芯片上的各个信号线引脚4对应的连接，也就是如图1中所示的，存储器2的线组5(A)中的各个数据信号引脚4与处理器3的线组5(A)中的各个数据信号引脚4对应连接，从而保证处理器3可以将数据信息存入存储器2中的正确位置，以及可以准确地从存储器2中的确切位置取出数据信息。因此，如图1所示的，存储器2上每组信号线的线组标识与处理器3上每组信号线的线组标识相对应，例如，存储器2上的线组5(A)对应处理器3上的线组5(A)，存储器2上的线组5(B)对应处理器3上的线组5(B)，存储器2上的线组5(C)对应处理器3上的线组5(C)，存储器2上的线组5(D)对应处理器3上的线组5(D)。图1中仅仅示出四组线组5，其并非对本实施例中电路板1中所包含的线组5的个数限定，本实施例中的存储器2和处理器3上均包含有两组或两组以上的信号线线组5。假设，线组5布局如图1所示，则若采用最短路径走线，则存储器2上的线组5(A)、5(B)、5(C)、5(D)与处理器3上的线组5(A)、5(B)、5(C)、5(D)对应连接的时候，势必出现线路交叉的情况，从而造成信号间的干扰，信号质量下降。因此，可以在保证存储器2的信号线与处理器3的信号线在同层电路板1上无交叉连接的情况下，将存储器2的线组5与处理器3的线组5进行组与组间的信号交换，从而最大程度地方便电路板1的走线。如图1所示的布局，可以采用将存储器2的线组5(B)与处理器的线组5(C)连接，存储器2的线组5(C)与处理器的线组5(B)连接，存储器2的线组5(A)依然与处理器的线组5(A)连接，存储器2的线组5(D)依然与处理器的线组5(D)连接，保证了存储器2与处理器3之间的信号连线最短且相互之间没有交叉。

本实施例的基于存储器的电路板，在该电路板上设置有存储器，还设置有用于控制该存储器的处理器；存储器和处理器均包含有至少两组信号线；其中，存储器上每组信号线的线组标识与处理器上每组信号线的线组标识相对应；存储器的信号线与处理器的信号线，在同层电路板上无交叉连接；其中，相连接的存储器的线组标识与处理器的线组标识为非对应的线组标识。从而通过以信号线组为单位交换存储器和处理器之间的信号线，方便存储器和处理器间的信号线的走线，保证两者间的信号线没有交叉，进而保证信号间的通信质量。

图2为本实用新型另一示例性实施例示出的一种基于存储器的电路板的结构示意图，在上一实施例的基础上，进一步地，每组信号线中包含有预设比特容量的数据信号，还包含有控制该预设比特容量的数据信号进行传输的控制信号。

具体的，每组信号线中的预设比特容量指存储器2的每组信号中所容纳的二进制数据信息的容量，优选的，预设比特容量可以以每8个位(bit)所组成的一个字节(byte)为基本单位，其为字节单位的整数倍，例如，8位数据信号为一组，或16位数据信号为一组，或32位数据信号为一组，此外，各个组内还包括有对预设比特容量数据信息进行控制操作，例如，数据同步、时钟同步、掩码控制等的控制信号。

可选的，该控制信号至少可以包括：数据同步信号控制位；数据掩码信号控制位。其中，数据同步信号控制位用于对存储器2和处理器3之间的数据信号进行接收、发送的时钟同步控制。数据掩码信号控制位用于在数据信号进行读或写操作的过程中进行掩码控制。

可选的，参考附图2，相连接的两组信号线中的预设比特容量的数据信号的各个比特位之间可以以任意顺序相互连接，基于控制信号为数据同步信号控制位，数据掩码信号控制位的情况，相连接的两组信号线中的数据同步信号控制位对应连接，相连接的两组信号线中的数据掩码信号控制位对应连接。也就是如图2所示的情况，假设存储器2为16位数据信号的存储器，则根据图2的当前布局，将信号线组5(A)和信号线组5(B)进行交换后连接可以保证在同层电路板1上的走线没有交叉，且节省走线长度，因此，可以将存储器2的低八位数据信号DQ0至DQ7与处理器3的高八位数据信号DQ8至DQ15进行连接，且高八位或低八位数据信号内部的各个数据信号可以以任意顺序进行连接，不必一定按照数据信号由高到低或由低到高的顺序进行连接。也就是如图2所示，存储器2的DQ1不一定非要与处理器3的DQ9连接，其可以与DQ13连接，即信号线组5内的各个数据信号的信号线引脚4可以以任意顺序与相连接的信号线组5内的各个数据信号的信号线引脚4进行连接。但是，对于控制信号，如图2中的数据同步信号控制位(DQS)、数据掩码信号控制位(DQM)，则必须对应连接，也就是说，存储器2的低八位的数据信号(DQ0至DQ7)的数据同步信号控制位(LDQS)与控制器3的高八位的数据信号(DQ8至DQ15)的数据同步信号控制位(UDQS)连接，存储器2的低八位的数据信号(DQ0至DQ7)的数据掩码信号控制位(LDQM)与控制器3的高八位的数据信号(DQ8至DQ15)的数据掩码信号控制位(UDQM)连接。

本实施例的基于存储器的电路板，进一步对每组信号线中所包含的预设比特容量的数据信号，以及控制该预设比特容量的数据信号进行传输的控制信号，如数据同步信号控制位、数据掩码信号控制位等进行合理布线，如将两组信号线中的预设比特容量的数据信号的各个比特位之间以任意顺序相互连接，将两组信号线中的数据同步信号控制位对应连接，将相连接的两组信号线中的数据掩码信号控制位对应连接。从而即提高了组内各个数据信号线间的布线灵活性，同时还保证了控制信号对各个信号线组内的数据信号的控制有效性及准确性，进而有效地避免了各个信号线间发生交叉而降低信号质量的问题。

图3为本实用新型另一示例性实施例示出的一种基于存储器的电路板的结构示意图，在上述实施例的基础上，进一步地，前述实施例中的存储器2可以为DDR芯片，即，双倍速率同步动态随机存储器(Double Data Rate Dynamic Random Access Memory，简称“DDR”)。DDR的双倍速率与传统的单数据速率相比，DDR技术实现了一个时钟周期内进行两次读/写操作，即在时钟的上升沿和下降沿分别执行一次读/写操作。

适用于本实用新型的DDR芯片的种类很多，可选的，该存储器2可以为以下芯片类型中的任意一种：16位数据信号的DDR芯片、32位数据信号的DDR芯片、64位数据信号的DDR芯片。

可选的，该存储器2可以为以下芯片类型中的任意一种：DDR1、DDR2、DDR3、DDR4。不同的编号代表了不同工艺，不同接口，不同性能(例如，速率不同)的DDR芯片。例如，DDR2：IDDR2/DDR II(Double Data Rate 2)SDRAM是由JEDEC(电子设备工程联合委员会)进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降沿同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读取能力(即：4bit数据读预取)。换句话说，DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。

需要注意的是，不同位数的存储器，其所对应的控制信号的布局也会不同。本实用新型并不局限于存储器总线的位数，适用的存储器包括但不限于8位的存储器、16位的存储器、32位的存储器、64位的存储器、128位的存储器、256位的存储器、512位的存储器等。例如，针对16位的存储器，其数据同步信号控制位可以如上述实施例中所述的控制低八位数据信号进行同步的数据同步信号控制位LDQS、控制高八位数据信号进行同步的数据同步信号控制位UDQS，其数据掩码信号控制位可以如上述实施例中所述的控制低八位数据信号进行掩码操作的数据掩码信号控制位LDQM、控制高八位数据信号进行掩码操作的数据掩码信号控制位UDQM。针对32位的存储器，其数据同步信号控制位一般以DQS0、DQS1、DQS2、DQS3标识每8位数据信号所配置的一个数据同步信号控制位；其数据掩码信号控制位一般以DQM0、DQM1、DQM2、DQM3标识每8位数据信号所配置的一个数据掩码信号控制位。存储器的DQS0位可以与处理器中的DQS1、DQS2、DQS3任一位进行连接，例如，存储器的DQS0与处理器的DQS1连接，存储器的DQM0与处理器的DQM1连接，相应的，存储器的DQS1与处理器的DQS0连接，存储器的DQM0与处理器的DQM1连接。此外，对于某些DDR芯片来说，存在数据同步信号控制位(DQS)以差分对的形式呈现，例如，DDR2、DDR3、DDR4中包含有DQS+和DQS-的数据同步信号控制位，则相应的，在信号线组进行交换的过程中，注意需要将DQS进行极性对应的连接。例如，对含DQS差分对的DDR来说，将存储器的LDQS-对应处理器的UDQS-连接，相应的，存储器的LDQS+对应UDQS+连接。针对不同类型的DDR芯片2，以下以DDR芯片2为16位数据信号的DDR为例进行说明，对于16位DDR芯片2来说，该DDR芯片2和处理该DDR芯片2的处理器3上均包含有高8位信号线和低8位信号线；DDR芯片2的高8位信号线与处理器3的低8位信号线连接；DDR芯片2的低8位信号线与处理器3的高8位信号线连接。

可选的，低8位信号线中包含有DQ0至DQ7的8位数据信号；高8位信号线中包含有DQ8至DQ15的8位数据信号；DDR芯片2的该DQ0至DQ7的数据信号与处理器3的DQ8至DQ15的数据信号可以以任意的顺序进行连接。DDR芯片2的DQ8至DQ15的数据信号与处理器3的DQ0至DQ7的数据信号可以以任意的顺序进行连接。如图3所示的DDR芯片2的DQ0连接处理器3的DQ11、DDR芯片2的DQ1连接处理器3的DQ13；再如DDR芯片2的DQ9连接处理器3的DQ2、DDR芯片2的DQ10连接处理器3的DQ7。

可选的，高8位信号线中包含有控制该DQ8至DQ15的数据同步信号控制位UDQS；还包含有控制DQ8至DQ15的数据掩码信号控制位UDQM；低8位信号线中包含有控制DQ0至DQ7的数据同步信号控制位LDQS；还包含有控制DQ0至DQ7的数据掩码信号控制位LDQM；其中，DDR芯片2的UDQS与处理器3的LDQS连接，DDR芯片2的UDQM与处理器3的LDQM连接；DDR芯片2的LDQS与处理器3的UDQS连接，DDR芯片2的LDQM与处理器3的UDQM连接。也就是说，当DDR芯片2中的高8位信号线与低8位信号线进行信号线线组5的交换后，DDR芯片2中的高位UDQS必须与处理器3的低位LDQS对应连接；DDR芯片2中的低位LDQS必须与处理器3的高位UDQS对应连接；同理，DDR芯片2中的高位UDQM必须与处理器3的低位LDQM对应连接，DDR芯片2中的低位LDQM必须与处理器3的高位UDQM对应连接。

本实施例的基于存储器的电路板，通过特定地对16位数据信号的DDR芯片进行布线限定，如将DDR芯片的高8位信号线与处理器的低8位信号线连接，低8位信号线与处理器的高8位信号线连接；且DDR芯片和处理器内的低8位、高8位数据信号可以以任意的顺序进行连接；DDR芯片中的UDQS、LDQS分别与处理器的LDQS、UDQS对应连接，DDR芯片的UDQM、LDQM分别与处理器的LDQM、UDQM对应连接。从而提高了DDR芯片与处理器之间信号连线的灵活性，保证了两者间信号的通信质量；同时，还提高了DDR芯片以及处理器各个信号组内的各个数据信号线间的布线灵活性，同时还保证了控制信号对各个信号线组内的数据信号的控制有效性及准确性，进而有效地避免了各个信号线间发生交叉而降低信号质量的问题。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案范围。