专利名称：一种基于fpga的平板显示驱动装置的制作方法
技术领域：
本实用新型涉及一种基于FPGA的平板显式驱动装置，具体来说是针对平板显示器件如TFT IXD，Oled等利用核心处理单元传送显示数据实现基于FPGA的平板显示器件显示图像的通用驱动电路。
背景技术：
随着科学技术日新月异的发展，显示技术也发生了重大的革命，特别是上世纪90年代以后随着技术突破以及市场需求的急剧增长.以液晶显示器(LCD)为代表的平板显示技术(FPD)迅速崛起。目前人们对平板显示器件的研究主要集中于场致发射平板显示器(FED)、等离子体平板显示器(PDP)、薄膜晶体管液晶平板显示器(TFT-1XD)和有机电致发光显示器(0LED。其中TFT-1XD是目前亮度、对比度、功耗、寿命、体积和重量等综合性能上全面赶上和超过CRT的显示器件。它的性能优良、大规模生产特性好，自动化程度高。原材料成本低廉，发展空间广阔，已迅速成为人们研究的热点。目前TFT-LCD正朝着高分辨率、全彩色化、薄形化方向发展。由于平板显示器具有体积小、重量轻、耗电省、辐射小、电磁兼容性好等一系列优点，目前，以IXD、PDP, FED、OLED以及LCoS等为代表的平板显示器已经大量的进入市场。它们各具优势，其显示原理也不尽相同；但它们的显示接口控制电路却是可以通用的，这样就促使了平板显示接口控制通用电路的诞生。平板显示接口控制电路包括了显示数据处理电路、显示存储器及控制电路和扫描时序控制电路。目前国内外对彩色TFT-1XD数字图像显示控制有多种实现方案。I)采用基于PC机或工控机的显示卡采用基于PC机或工控机的显示卡与CPU数据接口，驱动控制TFT-1XD显示数字图像。这种方案可以利用PC机丰富的软件资源，实现高品质盼图像显示，但系统成本高、功耗大、体积大、速度慢，无法满足嵌入式数字图像系统的要求，这种方案一般用于非嵌入式的大型仪器设备。2)采用带TFT-1XD接口的微处理器(MCU)采用带TFT-1XD接口的MCU做为系统的CPU，不用考虑驱动控制TFT-1XD，只需要解决如何缓冲输出数据，大大简化了系统设计难度。但是，MCU属于任务密集型处理器，运算能力差，速度慢，不适合嵌入式数字图像系统密集运算的应用要求。这种方案多用于电子消费类产品，如多媒体手机等。此外，带TFT-LCD接口的MCU价格一般在百元以上，如果将这种MCU只做为TFT-1XD的驱动控制器来使用，系统总体成本过高。3)采用TFT-LCD驱动控制专用芯片这种专用芯片内一般集成了大容量SRAM，CPIJ只要按照芯片的控制时序写入图像数据，就能够驱动控制TFT-1XD显示数字图像，简化了系统设计难度。但是，这种芯片价格一般在百元以上，无法满足系统低成本的要求，只适用于对成本不敏感的高档仪器设备。4)可编程逻辑器件+SRAM / DRAM通过外部缓冲存储器，CPU与TFT IXD进行数据接口。数据接口工作包括CPU输出图像数据到缓冲存储器，以及可编程逻辑器件读取缓冲存储器的图像数据并输入到TFT.LCD进行显示，两者是同时进行的。采用SRAM或DRAM作为外部缓冲存储器，成本较低，但SRAM和DRAM只有一个读写端口，无法同时进行读写操作，只能频繁切换读写端口，时序复杂，降低了系统的可靠性。同时，必须采用高档可编程逻辑器件，提高了总体成本。采用这种方案，一般通过降低图像显示品质来降低系统总体成本。因此，这种方案多用于对图像显示品质要求不高的场合，不适于数字图像系统。5)可编程逻辑器件+FIFOFIFO具有独立的读写端口，可以同时进行读写操作。采用FIFO作为外部缓冲存储器，可以避免频繁切换读写端口，降低了时序的复杂度。但是，通用FIFO (基于SRAM)，价格极为昂贵，无法满足系统低成本的要求。如果能降低FIFO的成本，可编程逻辑器件+FIFO将是性价比最高的一种方案。FPGA (Field Programmable Gate Array)即现场可编程门阵列，是在 PAL, GAL 基础之上发展起来的可编程逻辑器件，同以往的PAL或GAL器件相比，FPGA的规模较大，可替代几十甚至几千块通用IC芯片，已经成为一种系统级部件。
发明内容为克服现有技术的不足，本实用新型的目的在于提供一种带宽足够、信息互通、通用性强、系统成本低、体积小的发明。为实现上述目的，本实用新型采用如下技术方案一种基于FPGA的平板显示驱动装置，包括核心控制模块、主控核心处理单元、锁相环IP核模块、时钟基准模块、存储器IP核模块、存储模块、时序生成模块、显示屏、SD卡控制模块、SD卡模块，所述核心控制模块分别与主控核心处理单元、存储器IP核模块、SD卡控制模块连接；所述锁相环IP核模块的输出端与时钟基准模块的输入端连接；所述时钟基准模块的输出端分别与核心控制模块、存储器IP核模块、时序生成模块、显示屏、SD卡控制模块的输入端连接；所述存储器IP核模块与存储模块连接；所述存储器IP核模块、时序生成模块的输出端均与显示屏的输入端连接；所述SD卡控制模块的输出端与SD卡模块的输入端连接。所述核心控制模块通过主控制器接口模块与主控核心处理单元连接，所述主控制器接口模块为处理异步时序逻辑的模块。其中核心控制模块向平板显示器输出背光及驱动使能等控制信号；主控制器接口模块的另一端与外接的主控处理单元元连接；锁相环IP核模块的一端与外接的系统主时钟LCK连接。主控制器接口模块可以根据不同的主控处理单元元进行配置；锁相环IP核模块可以根据不同的速度要求进行配置(最高350MHz )。所述核心控制模块通过主控制器接口模块与主控核心处理单元连接，所述主控制器接口模块为处理异步时序逻辑的模块。所述存储器IP核模块包括输出FIFO IP核模块、AMBA总线AHB-Lite IP核模块、SDRAM控制IP核模块、PSRAM控制IP核模块；所述输出FIFO IP核模块的输入端与核心控制模块的输出端连接；所述AMBA总线AHB-Lite IP核模块与核心控制模块连接，所述时钟基准模块的输出端分别与SDRAM控制IP核模块、PSRAM控制IP核模块的输入端连接，AMBA总线AHB-LiteIP核模块分别与SDRAM控制IP核模块、PSRAM控制IP核模块连接，SDRAM控制IP核模块、PSRAM控制IP核模块分别与存储模块连接；所述输出FIFO IP核模块的输出端与显示屏的输入端连接。所述SD控制模块包括SPI IP核模块、输入FIFO IP核模块、SD卡控制状态机模块，所述输入FIFO IP核模块的输出端与核心控制模块的输入端连接；所述时钟基准模块的输出端分别与SPI IP核模块、输入FIFO IP核模块、SD卡控制状态机模块的输入端连接，SD卡控制状态机模块分别与SPI IP核模块、输入FIFO IP核模块连接，SPI IP核模块与SD卡模块连接。所述时钟基准模块为异步时钟驱动模块，为平板显示器提供所需时序控制信号。所述时序生成模块为时序控制信号的模块。所述输出FIFO IP核模块、AMBA总线AHB-Lite IP核模块、SDRAM控制IP核模块、PSRAM控制IP核模块、SPI IP核模块、输入FIFO IP核模块为经过工业级验证的IP核模块。SDRAM控制IP核模块可以根据不同的SDRAM芯片进行配置；PSRAM控制IP核模块可以根据不同的SRAM/PSRAM芯片进行配置；SPI IP核模块可以根据不同的SD卡/SPIflash芯片进行配置；输出FIFO IP核模块、时序生成电路模块可以根据不同的平板显示器进行配置。所述核心控制模块采用Actel基于Flash工艺的低功耗FPGA芯片。核心控制模块是本实用新型的核心，负责整个驱动电路的控制，同时也是显示数据的处理单元。核心控制模块通过主控制器接口模块的操作来设置驱动电路的工作模式和查询驱动电路的工作状态。对于要显示的数据，首先由核心控制模块从SD卡或外接的主控处理单元元中取出原始显示数据，然后存入显示存储器SDRAM或SRAM/PSRAM，最终送往显示设备。利用硬件描述语言编程实现核心控制模块，可以进行灵活的编程设计，支持总线宽度(8_，16-，32-)及灵活的功能组合配置。时序生成模块及输出FIFO IP核模块的主要作用是为平板显示器提供时序信号与显示数据。它属于10设备接口，是核心控制模块与平板显示器之间的接口，核心控制模块通过操控输出FIFO IP核模块来操作显示输出模式。显示数据并不是直接输出到后续的显示通道，而是先经过输出FIFO IP核模块的缓冲，再进入后续电路。因为地址产生器根据硬件所使用的显示特性和当前的扫描位置，可以超前计算帧缓存地址，就可以将超前于扫描位置的像素数据从帧缓存里读出，并暂时存储到输出FIFO IP核模块中。而后续显示通道可以无延时地从输出FIFO IP核模块中得到当前扫描位置的像素数据。输出FIFO IP核模块可以按照需驱动的平板显示器组合成所需的不同深度及位宽的FIFO。FIFO是一种快速的数据存储和读取单元，输入端口同步于存储器时钟，输出端口同步于像素时钟。FIFO电路的写入端数据宽度与帧缓存的总线宽度一样。当FIFO中数据将要读完时，就输出FIFO空标志，要求帧缓存优先响应地址产生器的读请求，立刻读取数据，以保证FIFO中的数据量。当FIFO中数据将要写满时，就输出FIFO满标志信号。时序生成模块实现对平板显示器的刷新。[0036]本实用新型基于FPGA可灵活配置的技术，实现平板显示器的不同驱动要求，驱动电路接口灵活，可以驱动不同种类的平板显示器，为系统级应用整合提供了基础。
图1是本实用新型一种基于FPGA的平板显示驱动装置整体结构框图；图2是本实用新型外接主控处理单元与驱动电路的连接示意图。
具体实施例通过实例将有助于理解本实用新型。但不限制本实用新型的内容。本领域的普通技术人员能从本实用新型公开的内容直接导出或联想到的所有变形，均应认为是本实用新型的保护范围。为实现本实用新型的目的，本实用新型提供了一种基于FPGA的平板显示驱动装置，如图1所示，包括核心控制模块1、主控核心处理单元2、锁相环IP核模块3、时钟基准模块4、存储器IP核模块5、存储模块6、时序生成模块7、显示屏8、SD卡控制模块9、SD卡模块10，核心控制模块I分别与主控核心处理单元2、存储器IP核模块5、SD卡控制模块9连接；所述锁相环IP核模块3的输出端与时钟基准模块4的输入端连接；所述时钟基准模块4的输出端分别与核心控制模块1、IP核模块5、时序生成模块7、显示屏8、SD卡控制模块9的输入端连接；所述存储器IP核模块5与存储模块6连接；所述存储器IP核模块5、时序生成模块7的输出端分别与显示屏8的输入端连接，时钟基准模块4的输出端与SD卡控制模块9的输入端连接，SD卡控制模块9中SD卡控制状态机分别与SD卡控制模块9中输入FIFO IP核模块、SPI IP核模块连接。核心控制模块I通过主控制器接口模块与主控核心处理单元2连接，所述主控制器接口模块为处理异步时序逻辑的模块。存储器IP核模块5包括输出FIFO IP核模块、AMBA总线AHB-Lite IP核模块、SDRAM控制IP核模块、PSRAM控制IP核模块；AMBA总线AHB-Lite IP核模块与核心控制模块I连接，时钟基准模块4的输出端分别与SDRAM控制IP核模块、PSRAM控制IP核模块的输入端连接，AMBA总线AHB-Lite IP核模块分别与SDRAM控制IP核模块、PSRAM控制IP核模块连接，SDRAM控制IP核模块、PSRAM控制IP核模块分别与存储模块6连接。时钟基准模块4为异步时钟驱动模块；时序生成模块7为时序控制信号的模块。核心控制模块I通过主控制器接口模块与主控核心处理单元2连接，SD卡模块10与SD卡控制模块9连接。SD控制模块9包括SPI IP核模块、输入FIFO IP核模块、SD卡控制状态机模块，所述输入FIFO IP核模块的输出端与核心控制模块I的输入端连接；所述时钟基准模块4的输出端分别与SPI IP核模块、输入FIFO IP核模块、SD卡控制状态机模块的输入端连接，SD卡控制状态机模块分别与SPI IP核模块、输入FIFO IP核模块连接，SPI IP核模块与SD卡模块10连接。输出FIFO IP核模块、AMBA总线AHB-Lite IP核模块、SDRAM控制IP核模块、PSRAM控制IP核模块、SPI IP核模块、输入FIFO IP核模块为经过工业级验证的IP核模块。在本实施例中，各个元件的具体型号为主控核心处理单元2 ATmega64 (TQFP64)单片机；SD卡Trencend 2GB ;显示屏8 AT070TN92 ；SDRAM K4S281632K (TS0P54);背光驱动单元LT1615 (S0T23-5)，LT1618(MS0P-10) ；FPGA A3P250 (VQ 208)。如图2所示，ATmega64的两个完整8位端口及另一个8位端口中的5个端口与驱动电路的核心控制模块I相连接，实现对驱动电路的操控及通信协议的握手，核心控制模块I的状态机包含处理握手协议的异步逻辑及寄存器存储由数据端口传送的数据或命令。例如ATmega64单片机通过两个8位数据端口及控制信号的配合，发送控制码至核心控制模块I读取SD卡存储的显示数据，核心控制模块I译码相应控制码后通过操控SD卡控制模块9利用SPI IP核模块对外接的SD卡模块10实现读操作，并将数据存储至输A FIFO IP核模块，然后核心控制模块I将输入FIFO IP核模块存储的数据经过AMBA总线AHB-Lite IP核模块及SDRAM控制IP核模块写至外接的SDRAM芯片或通过PSRAM IP核模块写至外接的SRAM或PSRAM芯片；核心控制模块I会按照不同平板显示器的分辨率定时将存储在外接SDRAM或SRAM或PSRAM中的显示数据通过SDRAM控制IP核模块或PSRAM IP核模块，经过AMBA总线AHB-Lite IP核模块读取，并将读取数据通过输出FIFO IP核模块在时序生成模块7的控制下传送至平板显示屏8，实现显示效果。显示屏8的分辨率为800*480，显示数据按照RGB565格式传送，60Hz的扫描频率，则理论上 HSync 为 28. 8KHz, VSync 为 48KHz, Dclk 为 23. 04MHz。输入时钟CLK为48MHz，经过锁相环IP核模块3生成96MHz时钟信号输出，经过时钟基准模块4的处理生成四组时钟信号，分别用于核心控制模块I的运行时钟、SDRAM的读写时钟、显示屏的点时钟信号Dclk及SD卡的读写操作、时序生成模块7的输入时钟信号。
权利要求1.一种基于FPGA的平板显示驱动装置，其特征在于包括核心控制模块(I)、主控核心处理单元(2)、锁相环IP核模块(3)、时钟基准模块(4)、存储器IP核模块(5)、存储模块(6)、时序生成模块(7)、显示屏(8)、SD卡控制模块(9)、SD卡模块(10)， 所述核心控制模块(I)分别与主控核心处理单元(2)、存储器IP核模块(5)、SD卡控制模块(9)连接；所述锁相环IP核模块(3)的输出端与时钟基准模块(4)的输入端连接；所述时钟基准模块(4)的输出端分别与核心控制模块(I)、存储器IP核模块(5)、时序生成模块(7)、显示屏(8)、SD卡控制模块(9)的输入端连接；所述存储器IP核模块(5)与存储模块(6)连接；所述存储器IP核模块(5)、时序生成模块(7)的输出端均与显示屏(8)的输入端连接；所述SD卡控制模块(9)的输出端与SD卡模块(10)的输入端连接。
2.根据权利要求1所述基于FPGA的平板显示驱动装置，其特征在于所述核心控制模块(1)通过主控制器接口模块与主控核心处理单元(2)连接，所述主控制器接口模块为处理异步时序逻辑的模块。
3.根据权利要求1所述基于FPGA的平板显示驱动装置，其特征在于所述存储器IP核模块(5)包括输出FIFO IP核模块、AMBA总线AHB-Lite IP核模块、SDRAM控制IP核模块、PSRAM控制IP核模块； 所述输出FIFO IP核模块的输入端与核心控制模块(I)的输出端连接； 所述AMBA总线AHB-Lite IP核模块与核心控制模块(I)连接，所述时钟基准模块(4)的输出端分别与SDRAM控制IP核模块、PSRAM控制IP核模块的输入端连接，AMBA总线AHB-Lite IP核模块分别与SDRAM控制IP核模块、PSRAM控制IP核模块连接，SDRAM控制IP核模块、PSRAM控制IP核模块分别与存储模块(6)连接； 所述输出FIFO IP核模块的输出端与显示屏(8)的输入端连接。
4.根据权利要求1所述基于FPGA的平板显示驱动装置，其特征在于所述SD控制模块(9)包括SPI IP核模块、输入FIFO IP核模块、SD卡控制状态机模块，所述输入FIFO IP核模块的输出端与核心控制模块(I)的输入端连接；所述时钟基准模块(4)的输出端分别与SPI IP核模块、输入FIFO IP核模块、SD卡控制状态机模块的输入端连接，SD卡控制状态机模块分别与SPI IP核模块、输入FIFO IP核模块连接，SPI IP核模块与SD卡模块(10)连接。
5.根据权利要求1所述基于FPGA的平板显示驱动装置，其特征在于所述时钟基准模块(4)为异步时钟驱动模块。
6.根据权利要求1所述基于FPGA的平板显示驱动装置，其特征在于所述时序生成模块(7)为时序控制信号的模块。
7.根据权利要求1所述基于FPGA的平板显示驱动装置，其特征在于所述输出FIFOIP核模块、AMBA总线AHB-Lite IP核模块、SDRAM控制IP核模块、PSRAM控制IP核模块、SPIIP核模块、输入FIFO IP核模块为经过工业级验证的IP核模块。
专利摘要本实用新型公开一种基于FPGA的平板显示驱动装置，包括核心控制模块、主控核心处理单元、锁相环IP核模块、时钟基准模块、存储器IP核模块、存储模块、时序生成模块、显示屏、SD卡控制模块、SD卡模块。本驱动电路可以控制多种外接的SDRAM及SPI接口存储器，利用锁相环的程序控制以适应不同分辨率的平板显示器的速度需求，利用标准AMBA总线模块扩展控制不同种类的外部存储设备，能够灵活嵌入其他系统中。
文档编号G06F3/14GK202838922SQ201220167549
公开日2013年3月27日 申请日期2012年4月19日 优先权日2012年4月19日
发明者丁磊, 林小平 申请人:广东工业大学