专利名称：一种实时时钟电路的制作方法
技术领域：
本实用新型涉及一种可集成在芯片内部的实时时钟电路，特别是一种低功耗实时时钟电路。
背景技术：
图I显示的是传统的实时时钟电路。它是由一个反相器和一个电阻来产生负阻，使之与晶体中的电阻抵消从而产生振荡，振荡信号通过后面的两级反相器进行整形后输出。然而，图I中由反相器和电阻产生的负阻值随温度和电源电压的变化而变化，影响电路的稳定工作。另外，由于后面的反相器只对晶体一端的信号进行整形，晶体另一端的振荡信号被浪费掉，进而增加了电路的功耗。·
实用新型内容有鉴于此，本实用新型提供一种低功耗实时时钟电路，该电路利用一个恒定跨导偏置电路产生恒定跨导电流提供给负阻产生电路，使负阻的值保持恒定，电路可以稳定工作。另外本实用新型利用一个运算放大器对晶体两端的振荡信号进行放大，没有能量被浪费掉，也就降低了电路功耗。本实用新型的目的是通过下述技术方案来实现的。一种可集成到芯片内部的实时时钟电路，包括四部分电路，所述四部分电路中，恒定跨导偏置电流产生电路的输出端连接到负阻产生电路，负阻产生电路的输出端连接到运算放大器的输入端，运算放大器的输出端连接到缓冲器的输入端。作为对现有技术的改进，本实时时钟电路中，所述恒定跨导偏置电流产生电路包括第一 MOS晶体管、第二 MOS晶体管、第三MOS晶体管、第四MOS晶体管、第五MOS晶体管、第六MOS晶体管和第一电阻；第一 MOS晶体管源端连接到电源，栅端连接到第二 MOS晶体管的栅端，漏端连接到第三MOS晶体管的栅端及漏端；第二 MOS晶体管源端连接到电源，栅端与自身的漏端相连，并且连接到第四MOS晶体管的漏端；第三MOS晶体管源端接地，栅端与自身的漏端相连，并且连接到第一MOS晶体管的漏端；第四MOS晶体管源端连接到第一电阻的一端，栅端连接第三MOS晶体管的栅端，漏端连接到第二 MOS晶体管的漏端；第五MOS晶体管源端连接到电源，栅端与自身的漏端相连，并且连接到第六MOS晶体管的漏端；第六MOS晶体管源端接地，栅端连接第四MOS晶体管的栅端，漏端连接到第五MOS晶体管的漏端；第一电阻一端接地，另一端连接到第四MOS晶体管的源端。作为对现有技术的改进，本实时时钟电路中，所述负阻产生电路包括第七MOS晶体管、第八MOS晶体管和第二电阻；第七MOS晶体管源端接电源，栅端连接到第五MOS晶体管的栅端，漏端连接到第八MOS晶体管的漏端，同时其漏端也连接到端口 XOUT ;第八MOS晶体管源端接地，栅端连接到端口 XIN，漏端连接到第七MOS晶体管的漏端；第二电阻一端连接到端口 XIN，并连接到运算放大器的负输入端；另一端连接到端口 XOUT，并连接到运算放大器的正输入端。进一步的，所述端口 XIN和端口 XOUT连接外部晶体管的两端。作为对现有技术的改进，本实时时钟电路中，所述运算放大器是一个差分放大器。作为对现有技术的改进，本实时时钟电路中，所述缓冲器包括两级反相器，第一反相器的输入连接运算放大器的输出，第二反相器的输入连接第一反相器的输出。本实用新型具有如下优点本实用新型实时时钟电路功耗小、精度高，可以方便的集成在芯片内部。本实用新型实时时钟电路在上电后可以很快的提供稳定的频率输出。
图I是传统实时时钟电路结构图；图2是本实用新型实时时钟电路结构图。
具体实施方式
如图2所示，该实时时钟电路，包括四个部分，恒定跨导偏置电流产生电路100、负阻产生电路200、运算放大器300和缓冲器400，其中，恒定跨导偏置电流产生电路100的输出端连接到负阻产生电路200，负阻产生电路200的输出端连接到运算放大器300的输入端，运算放大器300的输出端连接到缓冲器400的输入端；图2中，恒定跨导偏置电流产生电路100包括第一 MOS晶体管Ml、第MOS晶体管M2、第三MOS晶体管M3、第四MOS晶体管M4、第五MOS晶体管M5、第六MOS晶体管M6和第一电阻Rl ;第一 MOS晶体管Ml源端连接到电源VDD，栅端连接到第二 MOS晶体管M2的栅端，漏端连接到第三MOS晶体管M3的栅端及漏端；第二 MOS晶体管M2源端连接到电源VDD，栅端与自身的漏端相连，并且连接到第四MOS晶体管M4的漏端；第三MOS晶体管M3源端接地，栅端与自身的漏端相连，并且连接到第一 MOS晶体管Ml的漏端；第四MOS晶体管M4源端连接到第一电阻Rl的一端，栅端连接第三MOS晶体管M3的栅端，漏端连接到第二 MOS晶体管M2的漏端；第五MOS晶体管M5源端连接到电源VDD，栅端与自身的漏端相连，并且连接到第六MOS晶体管M6的漏端；第六MOS晶体管M6源端接地，栅端连接第四MOS晶体管M4的栅端，漏端连接到第五MOS晶体管M5的漏端；第一电阻Rl —端接地，另一端连接到第四MOS晶体管M4的源端；所述负阻产生电路200包括第七MOS晶体管M7、第八MOS晶体管M8和第二电阻R2 ;第七MOS晶体管M7源端接电源VDD，栅端连接到第五MOS晶体管M5的栅端，漏端连接到第八MOS晶体管M8的漏端，同时其漏端也连接到端口 XOUT ;第八MOS晶体管M8源端接地，栅端连接到端口 XIN，漏端连接到第七MOS晶体管M7的漏端；第二电阻R2 —端连接到端口 XIN，并连接到运算放大器的负输入端；另一端连接到端口 X0UT，并连接到运算放大器的正输入端。本实时时钟电路的运算放大器300是一个差分放大器。所述缓冲器400包括两级反相器，第一反相器的输入端连接运算放大器300的输出端，第二反相器的输入端连接第一反相器的输出端。[0024]以上所述仅为本实用新型较佳实施例，然其并非用以限定本实用新型的范围，任 何书须本项技术的人员，在不脱离本实用新型的精神和范围内，可在此基础上做进一步的改进和变化，因为本实用新型的保护范围当以本申请的权利要求书所界定的范围为准。
权利要求1.一种实时时钟电路，其特征在于，包括四部分电路，所述四部分电路中，恒定跨导偏置电流产生电路(IOO )的输出端连接到负阻产生电路(200 )的输入端，负阻产生电路(200 )的输出端连接到运算放大器(300)的输入端，运算放大器(300)的输出端连接到缓冲器(400)的输入端。
2.根据权利要求I所述的一种实时时钟电路，其特征在于，所述恒定跨导偏置电流产生电路(100)包括 第一 MOS晶体管(Ml )，其源端连接到电源(VDD)，栅端连接到第MOS晶体管(M2)的栅端，漏端连接第三MOS晶体管(M3)的栅端及漏端； 第MOS晶体管(M2)，其源端连接到电源(VDD)，栅端与自身的漏端相连，并且连接到第四MOS晶体管(M4)的漏端； 第三MOS晶体管(M3)，其源端接地，栅端与自身的漏端相连，并且连接到第一 MOS晶体管(Ml)的漏端； 第四MOS晶体管(M4)，其源端连接到第一电阻(Rl)的一端，栅端连接第三MOS晶体管(M3)的栅端，漏端连接到第MOS晶体管(M2)的漏端； 第五MOS晶体管(M5)，其源端连接到电源(VDD)，栅端与自身的漏端相连，并且连接到第六MOS晶体管(M6)的漏端； 第六MOS晶体管(M6)，其源端接地，栅端连接第四MOS晶体管(M4)的栅端，漏端连接到第五MOS晶体管(M5)的漏端； 第一电阻(Rl)，其一端接地，另一端连接到第四MOS晶体管(M4)的源端。
3.根据权利要求I所述的一种实时时钟电路，其特征在于，所述负阻产生电路(200)包括 第七MOS晶体管(M7)，其源端接电源(VDD)，栅端连接到第MOS晶体管(M5)的栅端，漏端连接到第八MOS晶体管(M8)的漏端，同时其漏端也连接到端口 XOUT ； 第八MOS晶体管(M8)，其源端接地，栅端连接到端口 XIN，漏端连接到第七MOS晶体管(M7)的漏端； 第二电阻(R2)，其一端连接到端口 XIN，并连接到运算放大器的负输入端；另一端连接到端口 X0UT，并连接到运算放大器的正输入端。
4.根据权利要求3所述的一种实时时钟电路，其特征在于，所述端口XIN和端口 XOUT连接外部晶体管的两端。
5.根据权利要求I所述的一种实时时钟电路，其特征在于，所述运算放大器(300)是一个差分放大器。
6.根据权利要求I所述的一种实时时钟电路，其特征在于，所述缓冲器(400)包括两级反相器，第一反相器的输入连接运算放大器的输出端，第二反相器的输入端连接第一反相器的输出端。
专利摘要本实用新型公开了一种实时时钟电路，包括恒定跨导偏置电流产生电路、负阻产生电路、运算放大器及缓冲器。恒定跨导偏置电流产生电路产生一个与电源电压无关的电流并提供给负阻产生电路，负阻产生电路产生一个负阻抵消晶体中的电阻损耗从而使晶体自激振荡，运算放大器放大负阻产生电路中的振荡信号，缓冲器将运算放大器输出的振荡信号整形为方波。本实用新型所述的实时时钟电路，输出信号的频率精度高、功耗小，可以集成在芯片内部。
文档编号G06F1/14GK202748694SQ20122028466
公开日2013年2月20日 申请日期2012年6月15日 优先权日2012年6月15日
发明者罗阳, 李宗雨, 周文益, 赵国良, 孙黎斌, 吕海凤 申请人:西安华迅微电子有限公司