技术总结
公开了延迟电路以及相关的系统和方法。在一个方面，提供了使用逻辑来准确地延迟输出启用信号以减小或避免从设备内的数据危害的延迟电路。延迟电路包括配置成接收基于慢时钟的输出启用输入信号的两个移位寄存器链。第一移位寄存器链由快时钟的正边沿来进行时钟定时，并且提供第一选通信号。第二移位寄存器链由快时钟的负边沿来进行时钟定时，并且提供第二选通信号。该逻辑使用第一选通信号和第二选通信号以及输出启用输入信号来提供经延迟的输出启用输出信号。延迟电路为输出启用输出信号提供高度准确的时间延迟，以便以面积高效和功率高效的方式来减小或避免数据危害。
技术研发人员：L·阿马里利奥;A·戈卢比茨基;H·H·哈勒;F·科尔马科夫;G·斯托格
受保护的技术使用者：高通股份有限公司
文档号码：201580047097
技术研发日：2015.08.27
技术公布日：2017.05.10