存储系统和存储系统的操作方法与流程

本申请要求2015年7月13日提交的第10-2015-0098958的韩国专利申请的优先权，其通过引用整体合并于此。

技术领域

本发明的各种实施例涉及一种存储系统，更具体地，涉及一种包括用于处理数据的存储器件的存储系统和该存储系统的操作方法。

背景技术：

计算机环境范式已经变为能够随时随地使用的普适计算系统。结果，便携式电子设备(诸如，移动电话、数字照相机和笔记本电脑)的使用持续快速增加。便携式电子设备通常使用具有一个或更多个半导体存储器件的存储系统(也称作数据储存设备)。数字储存设备可以用作便携式电子设备的主存储设备或辅助存储设备。

由于半导体存储器件不具有移动部件，因此它们提供优异的稳定性、耐久性、高的信息访问速度和低功耗。数据储存设备的示例包括通用串行总线(USB)存储设备、具有各种接口的存储卡和固态驱动器(SSD)。

技术实现要素：

各个实施例针对一种存储系统和该存储系统的操作方法，该存储系统能够使存储器件的使用效率最大化并且能够快速且稳定地处理数据。

在一个实施例中，一种存储系统可以包括：存储器件，该存储器件具有与适用于储存命令数据的多个存储区域相对应的多个页缓冲器；以及控制器，该控制器包括存储缓冲器，并且适用于分别将第一命令数据和第二命令数据暂时储存在第一子缓冲器和第二子缓冲器中，以及适用于将存储缓冲器和第一页缓冲器分配作为第一子缓冲器并且将第二页缓冲器分配作为第二子缓冲器。

控制器可以将存储缓冲器划分为多个区段，并且将多个区段中的第一区段和第一页缓冲器的额外页缓冲器分配作为第一子缓冲器。

控制器可以将第一子缓冲器的分配信息储存在存储缓冲器中。

第一页缓冲器可以对应于同一通道。

控制器可以将第二页缓冲器中的额外页缓冲器分配作为第二子缓冲器。

控制器可以将第二子缓冲器的分配信息储存在存储缓冲器中。

第二页缓冲器可以对应于同一通道。

控制器可以将储存在第二子缓冲器中的第二命令数据加载至存储缓冲器上以用于与第二命令相对应的第二命令操作。

第一页缓冲器和第二页缓冲器可以分别对应于第一通道和第二通道。

控制器可以将具有更大尺寸的命令数据和需要更多处理时间的命令数据中的一个或更多个储存在第二子缓冲器中。

在一个实施例中，一种包括存储器件的存储系统的操作方法，该存储器件包括与适用于储存命令数据的多个存储区域相对应的多个页缓冲器和包括存储缓冲器的控制器，该操作方法可以包括：将存储缓冲器和第一页缓冲器分配作为第一子缓冲器；将第二页缓冲器分配作为第二子缓冲器；以及分别将第一命令数据和第二命令数据暂时储存在第一子缓冲器和第二子缓冲器中。

该操作方法还包括将存储缓冲器划分为多个区段。可以通过将所述多个区段中的第一区段和第一页缓冲器中的额外页缓冲器分配作为第一子缓冲器来执行将存储缓冲器和第一页缓冲器分配作为第一子缓冲器的步骤。

暂时储存第一命令数据和第二命令数据的步骤可以将第一子缓冲器的分配信息储存在存储缓冲器中。

第一页缓冲器可以对应于同一通道。

可以通过将第二页缓冲器中的额外页缓冲器分配作为第二子缓冲器来执行将第二页缓冲器分配作为第二子缓冲器的步骤。

暂时储存第一命令数据和第二命令数据的步骤可以将第二子缓冲器的分配信息储存在存储缓冲器中。

第二页缓冲器可以对应于同一通道。

该操作方法还可以包括：将储存在第二子缓冲器中的第二命令数据加载至存储缓冲 器上以用于与第二命令相对应的第二命令操作。

第一页缓冲器和第二页缓冲器可以分别对应于第一通道和第二通道。

暂时储存第一命令数据和第二命令数据的步骤可以将具有更大大小的命令数据和需要更多处理时间的命令数据中的一个或更多个储存在第二子缓冲器中。

附图说明

图1是图示根据本发明的实施例的包括存储系统的数据处理系统的示图。

图2是图示根据本发明的实施例的存储器件的示图。

图3是图示根据本发明的实施例的存储器件中的存储块的电路图。

图4至图11是示意性图示根据本发明的实施例的图2中所示的存储器件的各个方面的示图。

图12和图13是示意性图示根据本发明的实施例的存储系统的数据处理的示图。

图14是示意性图示根据本发明的实施例的存储系统的数据处理的流程图。

具体实施方式

以下将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施而不应当被解释为局限于本文中所阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底和完整的。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。

附图不一定成比例，在某些情况下，可能已经夸大比例以清楚地说明实施例的特征。当元件被称为连接或耦接至另一个元件时，应当理解为前者可以直接连接或耦接至后者，或者经由它们之间的中间元件电连接或电耦接至后者。此外，当描述一物“包含”(或“包括”)或“具有”一些元件时，如果没有特定限制，则应当理解为其可以包含(或包括)或具有其他元件以及那些元件。除非另外说明，否则单数形式的术语可以包括复数形式。

图1是图示根据实施例的包括存储系统的数据处理系统的框图。

参照图1，数据处理系统100可以包括主机102和存储系统110。

主机102可以包括例如，诸如移动电话、MP3播放器和膝上型计算机的便携式电子 设备或诸如台式计算机、游戏机、TV和投影仪等的电子设备。

存储系统110可以响应于来自主机102的请求而操作，具体地说，储存要被主机102访问的数据。存储系统110可以用作主机102的主存储系统或辅助存储系统。存储系统110可以根据主机接口的协议而用可以与主机102电耦接的各种类型的储存设备中的任意一种来实施。适当的储存设备的示例包括固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)储存设备、通用快闪储存(UFS)设备、紧凑型闪存(CF)卡、智能媒体(SM)卡和记忆棒等。

用于存储系统110的储存设备可以用易失性存储器件(诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))或非易失性存储器件(诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和电阻式RAM(RRAM))来实施。

存储系统110可以包括储存要被主机102访问的数据的存储器件150以及可以控制将数据储存在存储器件150中的控制器130。

控制器130和存储器件150可以被集成至一个半导体器件中。例如，控制器130和存储器件150可以被集成至诸如固态驱动器(SSD)的一个半导体器件中。当存储系统110用作SSD时，可以显著地提高与存储系统110电耦接的主机102的操作速度。

控制器130和存储器件150可以被集成至一个半导体器件中并且被配置作为存储卡。控制器130和存储卡150可以被集成至一个半导体器件中，并且被配置作为诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、迷你SD、微型SD和SDHC以及通用快闪储存(UFS)设备的存储卡。

存储系统110可以被配置作为以下设备的一部分：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字照相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字录像机、数字视频播放器、配置数据中心的储存器、能够在无线环境下收发信息的设备、配置家庭网络的各种电子设备中的一种、配置计算机网络的各种电子设备中的一种、配置远程信息处理网络的各种电子设备中的一种、RFID设备或者配置计算系统的各种组成元件 中的一种。

存储系统110的存储器件150可以在电源被中断时保持储存的数据，例如，存储器件可以在写入操作期间储存从主机102提供的数据，以及在读取操作期间将储存的数据提供给主机102。存储器件150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页。每个页可以包括多个存储单元，多个字线(WL)电耦接至所述多个存储单元。存储器件150可以是非易失性存储器件，例如，快闪存储器。快闪存储器可以具有三维(3D)层叠结构。存储器件可以具有任何其他适当的结构。

控制器130可以控制存储器件150的总体操作(诸如读取操作、写入操作、编程操作和擦除操作)。例如，存储系统110的控制器130可以响应于来自主机102的请求来控制存储器件150。控制器130可以将从存储器件150读取的数据提供给主机102，和/或可以将从主机102提供的数据储存在存储器件150中。

控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪存控制器142和存储器144。

主机接口单元132可以处理从主机102提供的命令和数据，以及可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行连接SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小盘接口(ESDI)和集成驱动电路(IDE)的各种接口协议中的至少一种来与主机102通信。

ECC单元138可以检测并校正在读取操作期间从存储器件150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138不能校正错误位，并且可以输出指示校正错误位失败的错误校正失败信号。

ECC单元138可以基于诸如低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(BCH，Bose-Chaudhuri-Hocquenghem)码、涡轮码(turbo code)、里德-所罗门(RS，Reed-Solomon)码、卷积码、递归系统码(RSC)、格形编码调制(TCM)和块编码调制(BCM)等的编码调制来执行错误校正操作。ECC单元138可以包括用于错误校正操作的所有电路、系统或设备。

PMU 140可以提供并管理用于控制器130的电源，即，用于包括在控制器130中的组成元件的电源。

NFC 142可以用作控制器130与存储器件150之间的存储器接口以允许控制器130响应于来自主机102的请求来控制存储器件150。当存储器件150是快闪存储器时，具 体地说，当存储器件150是NAND快闪存储器时，NFC 142可以产生用于存储器件150的控制信号以及在处理器134的控制下处理数据。

存储器144可以用作存储系统110和控制器130的工作存储器，并且储存用于驱动存储系统110和控制器130的数据。控制器130可以响应于来自主机102的请求来控制存储器件150。例如，控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。当控制器130控制存储器件150的操作时，存储器144可以储存由控制器130和存储器件150使用以用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。

存储器144可以利用易失性存储器来实施。存储器144可以利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可以储存由主机102和存储器件150使用以用于读取操作和写入操作的数据。为了储存该数据，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器和映射缓冲器等。

处理器134可以控制存储系统110的常规操作，以及响应于来自主机102的写入请求或读取请求来控制针对存储器件150的写入操作或读取操作。处理器134可以驱动被称为闪存转换层(FTL)的固件来控制存储系统110的常规操作。处理器134可以利用微处理器或中央处理单元(CPU)来实施。

管理单元(未示出)可以被包括在处理器134中，并且可以执行对存储器件150的坏块管理。管理单元可以找到包括在存储器件150中的坏存储块(其不满足进一步使用的条件)并且对坏存储块执行坏块管理。当存储器件150是快闪存储器(例如，NAND快闪存储器)时，在写入操作期间(例如，在编程操作期间)，可能因NAND逻辑功能的特性而发生编程失败。在坏块管理期间，编程失败的存储块或坏存储块中的数据可以被编程至新存储块中。此外，因编程失败导致的坏块严重地降低了具有3D层叠结构的存储器件150的利用效率以及存储系统100的可靠性，从而需要可靠的坏块管理。

图2是图示图1中所示的存储器件150的示意图。

参照图2，存储器件150可以包括多个存储块，例如，第零存储块210至第(N-1)存储块240。多个存储块210至240中的每个可以包括多个页，例如，2^M个页(2^M PAGES)。多个页中的每个可以包括多个存储单元。多个字线可以电耦接至存储单元。

存储器件150可以包括多个存储块，根据在每个存储单元中可以储存或表示的位的数量而作为单电平单元(SLC)存储块和多电平单元(MLC)存储块。SLC存储块可以 包括用每个存储单元能够储存1位数据的存储单元来实施的多个页。MLC存储块可以包括利用每个存储单元能够储存多位数据(例如，两位或更多位数据)的存储单元来实施的多个页。包括用每个存储单元能够储存3位数据的存储单元来实施的多个页的MLC存储块可以被定义为三电平单元(TLC)存储块。

多个存储块210至240中的每个可以在写入操作期间储存从主机设备102提供的数据，以及可以在读取操作期间将储存的数据提供给主机102。

图3是图示图1中所示的多个存储块152至156中的一个存储块的电路图。

参照图3，存储器件150的存储块152可以包括分别电耦接到位线BL0至BLm-1的多个单元串340。每列的单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0至MCn-1可以串联地电耦接在选择晶体管DST与SST之间。各个存储单元MC0至MCn-1可以由单电平单元(SLC)来配置，或者可以由多电平单元(MLC)来配置，单电平单元(SLC)中的每个可以储存1位信息，多电平单元中的每个可以储存多个位的数据信息。串340可以分别电耦接至对应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，以及“CSL”表示公共源极线。

虽然图3仅示出了由NAND快闪存储单元配置的存储块152作为示例，但是要注意的是，根据实施例的存储器件150的存储块152不限于NAND快闪存储器，并且可以被实施为NOR快闪存储器、在其中组合了至少两种类型的存储单元的混合快闪存储器或在其中控制器被构建在存储芯片中的一体NAND快闪存储器(one-NAND flash memory)。半导体器件的操作特性不仅可以应用至在其中电荷储存层由导电浮栅来配置的快闪存储器件，还可以应用至在其中电荷储存层由电介质层来配置的电荷俘获闪存(CTF)。

存储器件150的电压供应块310可以提供根据操作模式而要被供应至各个字线的字线电压(例如，编程电压、读取电压和通过电压)以及要被供应至块体(bulk)(例如，在其中形成存储单元的阱区)的电压。电压供应块310可以在控制电路(未示出)的控制下执行电压产生操作。电压供应块310可以产生多个可变读取电压以产生多个读取数据，在控制电路的控制下选择存储单元阵列的一个存储块或一个扇区，选择选中存储块的字线中的一个，以及将字线电压提供至选中字线和未选中字线。

存储器件150的读/写电路320可以由控制电路来控制，以及可以根据操作模式而用作感测放大器或写入驱动器。在验证/正常读取操作期间，读/写电路320可以用作用于从存储单元阵列读取数据的感测放大器。此外，在编程操作期间，读/写电路320可以根据 要被储存在存储单元阵列中的数据而用作写入驱动器。读/写电路320可以在编程操作期间从缓冲器(未示出)接收要被写入在存储单元阵列中的数据，以及可以根据输入的数据来驱动位线。例如，读/写电路320可以包括分别与列(或位线)或列对(或位线对)相对应的多个页缓冲器322、324和326，且多个锁存器(未示出)可以被包括在页缓冲器322、324和326中的每个中。

图4至图11是图示图1中所示的存储器件150的各个方面的示意图。

图4是图示图1中所示的存储器件150的多个存储块152至156的示例的框图。

参照图4，存储器件150可以包括多个存储块BLK0至BLKN-1，且存储块BLK0至BLKN-1中的每个可以被实施为三维(3D)结构或垂直结构。每个存储块BLK0至BLKN-1可以包括沿第一方向至第三方向(例如，x轴方向、y轴方向和z轴方向)延伸的结构。

各个存储块BLK0至BLKN-1可以包括沿第二方向延伸的多个NAND串NS。多个NAND串NS可以沿第一方向和/或第三方向设置。每个NAND串NS可以电耦接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DWL和公共源极线CSL。各个存储块BLK0至BLKN-1可以电耦接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL和多个公共源极线CSL。

图5是图4中所示的存储块BLK0至BLKN-1中的一个存储块BLKi的透视图。图6是沿图5中所示的存储块BLKi的I-I′线截取的剖视图。

参照图5和图6，存储器件150的多个存储块之中的存储块BLKi可以包括沿第一方向至第三方向延伸的结构。

可以设置有衬底5111。衬底5111可以包括用第一类型杂质掺杂的硅材料。衬底5111可以包括用p型杂质掺杂的硅材料，或者可以是p型阱(例如，口袋型p阱)，并且包括围绕p型阱的n型阱。衬底5111可以是p型硅，但是要注意的是，衬底5111不限于是p型硅。

沿第一方向延伸的多个掺杂区5311至5314可以设置在衬底5111之上。多个掺杂区5311至5314可以包含与衬底5111中所使用的杂质不同的第二类型杂质。多个掺杂区5311至5314可以用n型杂质掺杂。虽然这里假设第一掺杂区5311至第四掺杂区5314是n型，但是要注意的是，第一掺杂区5311至第四掺杂区5314不局限于是n型。

在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，沿第一方向延伸的多个电介质材料5112可以沿第二方向顺序地设置。电介质材料5112与衬底5111可以沿第二方向彼此分离预定距离。电介质材料5112可以沿第二方向彼此分离预定距离。电介质材料5112可以包括诸如氧化硅的电介质材料。要注意的是也可以使用其他适当的电介质材料。

在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，可以设置多个柱体5113，多个柱体5113沿第一方向顺序地布置并且沿第二方向穿过电介质材料5112。多个柱体5113可以分别穿过电介质材料5112并且可以与衬底5111电耦接。每个柱体5113可以由多种材料来配置。每个柱体5113的表面层5114可以包括用第一类型杂质掺杂的硅材料。每个柱体5113的表面层5114可以包括用与衬底5111相同类型的杂质掺杂的硅材料。虽然这里假设每个柱体5113的表面层5114可以包括p型硅，但是每个柱体5113的表面层5114不局限于是p型硅。

每个柱体5113的内层5115可以由电介质材料形成。每个柱体5113的内层5115可以由诸如氧化硅的电介质材料填充。

在第一掺杂区5311与第二掺杂区5312之间的区域中，电介质层5116可以沿电介质材料5112、柱体5113和衬底5111的暴露表面设置。电介质层5116的厚度可以小于电介质材料5112之间的距离的一半。换句话说，在其中可以布置除电介质材料5112和电介质层5116之外的材料的区域可以被设置在(i)设置在电介质材料5112的第一电介质材料的底表面之上的电介质层5116与(ii)设置在电介质材料5112的第二电介质材料的顶表面之上的电介质层5116之间。电介质材料5112位于第一电介质材料之下。

在第一掺杂区5311与第二掺杂区5312之间的区域中，导电材料5211至5291可以设置在电介质层5116的暴露表面之上。沿第一方向延伸的导电材料5211可以设置在邻近于衬底5111的电介质材料5112与衬底5111之间。具体地说，沿第一方向延伸的导电材料5211可以设置在(i)布置在衬底5111之上的电介质层5116与(ii)布置在邻近于衬底5111的电介质材料5112的底表面之上的电介质层5116之间。

沿第一方向延伸的导电材料可以设置在(i)布置在电介质材料5112的一个电介质材料的顶表面之上的电介质层5116与(ii)布置在电介质材料5112的另一电介质材料(其布置在特定电介质材料5112之上)的底表面之上的电介质层5116之间。沿第一方向延伸的导电材料5221至5281可以设置在电介质材料5112之间。沿第一方向延伸的导电材料5291可以设置在最上电介质材料5112之上。沿第一方向延伸的导电材料5211至5291可以是金属材料。沿第一方向延伸的导电材料5211至5291可以是诸如多晶硅的导电材 料。

在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向顺序地布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116以及沿第一方向延伸的多个导电材料5212至5292。

在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向顺序地布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116以及沿第一方向延伸的多个导电材料5213至5293。

漏极5320可以分别设置在多个柱体5113之上。漏极5320可以是用第二类型杂质掺杂的硅材料。漏极5320可以是用n型杂质掺杂的硅材料。虽然为了方便起见而假设漏极5320包括n型硅，但是要注意的是，漏极5320不局限于是n型硅。每个漏极5320的宽度可以大于每个对应柱体5113的宽度。例如，每个漏极5320可以以焊盘的形状设置在每个对应柱体5113的顶表面之上。

沿第三方向延伸的导电材料5331至5333可以设置在漏极5320之上。导电材料5331至5333可以沿第一方向顺序地布置。各个导电材料5331至5333可以与对应区域的漏极5320电耦接。例如，漏极5320与导电材料5331至5333可以通过接触插塞电耦接。导电材料5331至5333可以是金属材料。导电材料5331至5333可以是诸如多晶硅的导电材料。

在图5和图6中，各个柱体5113可以与电介质层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293一起形成串。各个柱体5113可以与电介质层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293一起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。

图7是图6中所示的晶体管结构TS的剖视图。

参照图7，在图6中所示的晶体管结构TS中，电介质层5116可以包括第一子电介质层至第三子电介质层5117、5118和5119。

每个柱体5113中的p型硅的表面层5114可以用作本体。邻近于柱体5113的第一子电介质层5117可以用作隧道电介质层，并且可以包括热氧化层。

第二子电介质层5118可以用作电荷储存层。第二子电介质层5118可以用作电荷捕获层，并且可以包括氮化物层或者诸如氧化铝层或氧化铪层等的金属氧化物层。

邻近于导电材料5233的第三子电介质层5119可以用作阻挡电介质层。邻近于沿第一方向延伸的导电材料5233的第三子电介质层5119可以被形成为单层或多层。第三子电介质层5119可以是诸如氧化铝层或氧化铪层等的高-k电介质层，其具有比第一子电介质层5117和第二子电介质层5118大的介电常数。

导电材料5233可以用作栅极或控制栅极。即，栅极或控制栅极5233、阻挡电介质层5119、电荷储存层5118、隧道电介质层5117和本体5114可以形成晶体管或存储单元晶体管结构。例如，第一子电介质层5117至第三子电介质层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在所示出的实施例中，为了方便起见，每个柱体5113中的p型硅的表面层5114将被称为沿第二方向的本体。

存储块BLKi可以包括多个柱体5113。即，存储块BLKi可以包括多个NAND串NS。详细地，存储块BLKi可以包括沿第二方向或垂直于衬底5111的方向延伸的多个NAND串NS。

每个NAND串NS可以包括沿第二方向布置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构可以用作源极选择晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构可以用作接地选择晶体管GST。

栅极或控制栅极可以对应于沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293。例如，栅极或控制栅极可以沿第一方向延伸并且形成字线和至少两个选择线(至少一个源极选择线SSL和至少一个接地选择线GSL)。

沿第三方向延伸的导电材料5331至5333可以电耦接至NAND串NS的一端。沿第三方向延伸的导电材料5331至5333可以用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可以电耦接至一个位线BL。

沿第一方向延伸的第二类型掺杂区5311至5314可以被设置至NAND串NS的另一端。沿第一方向延伸的第二类型掺杂区5311至5314可以用作公共源极线CSL。

例如，存储块BLKi可以包括沿垂直于衬底5111的方向(例如，第二方向)延伸的 多个NAND串NS，并且可以用作在其中多个NAND串NS电耦接至一个位线BL的NAND快闪存储块(例如，电荷捕获型存储器的NAND快闪存储块)。

虽然在图5至图7中图示了沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293设置有9层，但是要注意的是，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293不局限于设置有9层。例如，沿第一方向延伸的导电材料可以设置有8层、16层或任意的多层。换句话说，在一个NAND串NS中，晶体管的数量可以是8、16或更多。

虽然在图5至图7中图示了3个NAND串NS电耦接至一个位线BL，但是要注意的是，实施例不局限于具有电耦接至一个位线BL的3个NAND串NS。在存储块BLKi中，m个NAND串NS可以电耦接至一个位线BL，m是正整数。根据电耦接至一个位线BL的NAND串NS的数量，也可以控制沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的数量以及公共源极线5311至5314的数量。

此外，虽然在图5至图7中图示了3个NAND串NS电耦接至沿第一方向延伸的一个导电材料，但是要注意的是，实施例不局限于具有电耦接至沿第一方向延伸的一个导电材料的3个NAND串NS。例如，n个NAND串NS可以电耦接至沿第一方向延伸的一个导电材料，n是正整数。根据电耦接至沿第一方向延伸的一个导电材料的NAND串NS的数量，也可以控制位线5331至5333的数量。

图8是图示具有参照图5至图7所描述的第一结构的存储块BLKi的等效电路图。

参照图8，在具有第一结构的块BLKi中，NAND串NS11至NS31可以设置在第一位线BL1与公共源极线CSL之间。第一位线BL1可以对应于图5和图6的沿第三方向延伸的导电材料5331。NAND串NS12至NS32可以设置在第二位线BL2与公共源极线CSL之间。第二位线BL2可以对应于图5和图6的沿第三方向延伸的导电材料5332。NAND串NS13至NS33可以设置在第三位线BL3与公共源极线CSL之间。第三位线BL3可以对应于图5和图6的沿第三方向延伸的导电材料5333。

每个NAND串NS的源极选择晶体管SST可以电耦接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电耦接至公共源极线CSL。存储单元MC可以设置在每个NAND串NS的源极选择晶体管SST与接地选择晶体管GST之间。

在此示例中，NAND串NS可以以行和列为单位来定义，并且电耦接至一个位线的NAND串NS可以形成一列。电耦接至第一位线BL1的NAND串NS11至NS31可以对应于第一列，电耦接至第二位线BL2的NAND串NS12至NS32可以对应于第二列，以 及电耦接至第三位线BL3的NAND串NS13至NS33可以对应于第三列。电耦接至一个源极选择线SSL的NAND串NS可以形成一行。电耦接至第一源极选择线SSL1的NAND串NS11至NS13可以形成第一行，电耦接至第二源极选择线SSL2的NAND串NS21至NS23可以形成第二行，以及电耦接至第三源极选择线SSL3的NAND串NS31至NS33可以形成第三行。

在每个NAND串NS中，可以定义高度。在每个NAND串NS中，邻近于接地选择晶体管GST的存储单元MC1的高度可以具有值“1”。在每个NAND串NS中，当从衬底5111测量时，存储单元的高度可以随存储单元靠近源极选择晶体管SST而增大。在每个NAND串NS中，邻近于源极选择晶体管SST的存储单元MC6的高度可以是7。

在同一行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST可以分别电耦接至不同的源极选择线SSL1、SSL2和SSL3。

在同一行中的NAND串NS中的同一高度处的存储单元可以共享字线WL。即，在同一高度处，电耦接至不同行中的NAND串NS的存储单元MC的字线WL可以电耦接。在同一行的NAND串NS中的同一高度处的虚设存储单元DMC可以共享虚设字线DWL。即，在同一高度或同一水平处，电耦接至不同行中的NAND串NS的虚设存储单元DMC的虚设字线DWL可以电耦接。

位于同一水平或同一高度或同一层处的字线WL或虚设字线DWL可以在其中可以设置有沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电耦接。沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触共同地电耦接至上层。在上层处，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以电耦接。换句话说，在同一行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。此外，在不同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。即，NAND串NS11至NS13、NS21至NS23和NS31至NS33可以电耦接至接地选择线GSL。

公共源极线CSL可以电耦接至NAND串NS。在有源区之上和衬底5111之上，第一掺杂区5311至第四掺杂区5314可以电耦接。第一掺杂区5311至第四掺杂区5314可以通过接触电耦接至上层，并且在上层处，第一掺杂区5311至第四掺杂区5314可以电耦接。

例如，如图8中所示，同一高度或同一水平处的字线WL可以电耦接。因此，当特定高度处的字线WL被选中时，电耦接至该字线WL的所有NAND串NS可以被选中。 在不同行中的NAND串NS可以电耦接至不同的源极选择线SSL。因此，在电耦接至同一字线WL的NAND串NS之中，通过选择源极选择线SSL1至SSL3中的一个，在未选中行中的NAND串NS可以与位线BL1至BL3电隔离。换句话说，通过选择源极选择线SSL1至SSL3中的一个，一行NAND串NS可以被选中。此外，通过选择位线BL1至BL3中的一个，在选中行中的NAND串NS可以以列为单位而被选中。

在每个NAND串NS中，可以设置虚设存储单元DMC。在图8中，在每个NAND串NS中，虚设存储单元DMC可以设置在第三存储单元MC3与第四存储单元MC4之间。即，第一存储单元MC1至第三存储单元MC3可以设置在虚设存储单元DMC与接地选择晶体管GST之间。第四存储单元MC4至第六存储单元MC6可以设置在虚设存储单元DMC与源极选择晶体管SST之间。每个NAND串NS的存储单元MC可以被虚设存储单元DMC划分为存储单元组。在划分的存储单元组中，邻近于接地选择晶体管GST的存储单元(例如，MC1至MC3)可以被称为下存储单元组，而邻近于源极选择晶体管SST的存储单元(例如，MC4至MC6)可以被称为上存储单元组。

现在参照图9至图11，根据本发明的实施例，提供一种存储系统中的采用三维(3D)非易失性存储器件的存储器件。

图9是示意性图示利用三维(3D)非易失性存储器件(其不同于以上参照图5至图8描述的第一结构)来实施并且示出图4的多个存储块中的存储块BLKj的透视图。图10是图示沿图9的VII-VII′线截取的存储块BLKj的剖视图。

图1的存储器件150的多个存储块之中的存储块BLKj可以包括沿第一方向至第三方向延伸的结构。

可以设置有衬底6311。例如，衬底6311可以包括用第一类型杂质掺杂的硅材料。例如，衬底6311可以包括用p型杂质掺杂的硅材料，或者可以是p型阱(例如，口袋型p阱)，并且包括围绕p型阱的n型阱。虽然为了方便起见而在实施例中假设衬底6311是p型硅，但是要注意的是，衬底6311不局限于是p型硅。

沿x轴方向和y轴方向延伸的第一导电材料6321至第四导电材料6324设置在衬底6311之上。第一导电材料6321至第四导电材料6324可以沿z轴方向分离预定距离。

沿x轴方向和y轴方向延伸的第五导电材料6325至第八导电材料6328可以设置在衬底6311之上。第五导电材料6325至第八导电材料6328可以沿z轴方向分离预定距离。第五导电材料6325至第八导电材料6328可以沿y轴方向与第一导电材料6321至第四导电材料6324分离。

可以设置有穿过第一导电材料6321至第四导电材料6324的多个下柱体DP。每个下柱体DP沿z轴方向延伸。此外，可以设置有穿过第五导电材料6325至第八导电材料6328的多个上柱体UP。每个上柱体UP沿z轴方向延伸。

下柱体DP和上柱体UP中的每个柱体可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的沟道。表面层6363可以包括阻挡电介质层、电荷储存层和/或隧道电介质层。

下柱体DP和上柱体UP可以通过管栅PG电耦接。管栅PG可以布置在衬底6311中。例如，管栅PG可以包括与下柱体DP和上柱体UP相同的材料。

沿x轴方向和y轴方向延伸的第二类型的掺杂材料6312可以设置在下柱体DP之上。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可以用作公共源极线CSL。

漏极6340可以设置在上柱体UP之上。漏极6340可以包括n型硅材料。沿y轴方向延伸的第一上导电材料6351和第二上导电材料6352可以设置在漏极6340之上。

第一上导电材料6351与第二上导电材料6352可以沿x轴方向分离。第一上导电材料6351和第二上导电材料6352可以由金属形成。第一上导电材料6351和第二上导电材料6352与漏极6340可以通过接触插塞电耦接。第一上导电材料6351和第二上导电材料6352可以分别用作第一位线BL1和第二位线BL2。

第一导电材料6321可以用作源极选择线SSL，第二导电材料6322可以用作第一虚设字线DWL1，以及第三导电材料6323和第四导电材料6324分别用作第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327可以用作第二虚设字线DWL2，以及第八导电材料6328可以用作漏极选择线DSL。

下柱体DP和邻近于下柱体DP的第一导电材料6321至第四导电材料6324可以形成下串。上柱体UP和邻近于上柱体UP的第五导电材料6325至第八导电材料6328可以形成上串。下串与上串可以通过管栅PG电耦接。下串的一端可以电耦接至用作公共源极线CSL的第二类型的掺杂材料6312。上串的一端可以通过漏极6340电耦接至对应的位线。一个下串和一个上串形成一个单元串，该单元串电耦接在第二类型的掺杂材料6312(用作公共源极线CSL)与上导电材料层6351和6352(用作位线BL)中对应的一个之间。

也就是说，下串可以包括源极选择晶体管SST、第一虚设存储单元DMC1以及第一 主存储单元MMC1和第二主存储单元MMC2。上串可以包括第三主存储单元MMC3和第四主存储单元MMC4、第二虚设存储单元DMC2以及漏极选择晶体管DST。

在图9和图10中，上串和下串可以形成NAND串NS，且NAND串NS可以包括多个晶体管结构TS。由于以上参照图7而详细地描述了包括在图9和图10的NAND串NS中的晶体管结构，因此这里将省略对其的详细描述。

图11是图示具有如上面参照图9和图10描述的第二结构的存储块BLKj的等效电路的电路图。为了方便起见，仅示出了第二结构中的在存储块BLKj中形成对的第一串和第二串。

参照图11，在存储器件150的多个块之中的具有第二结构的存储块BLKj中，可以以定义多个对的方式来设置单元串，如以上参照图9和图10所描述的，每个单元串利用经由管栅PG而电耦接的一个上串和一个下串来实施。

即，在具有第二结构的特定存储块BLKj中，例如，沿第一沟道CH1(未示出)层叠的存储单元CG0至CG31、至少一个源极选择栅极SSG1和至少一个漏极选择栅极DSG1可以形成第一串ST1，以及例如，沿第二沟道CH2(未示出)层叠的存储单元CG0至CG31、至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2可以形成第二串ST2。

第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一源极选择线SSL。第一串ST1可以电耦接至第一位线BL1，而第二串ST2可以电耦接至第二位线BL2。

虽然在图11中描述了第一串ST1和第二串ST2电耦接至同一漏极选择线DSL和同一源极选择线SSL，但是可以设想第一串ST1和第二串ST2可以电耦接至同一源极选择线SSL和同一位线BL，第一串ST1可以电耦接至第一漏极选择线DSL1，而第二串ST2可以电耦接至第二漏极选择线DSL2。此外，可以设想第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一位线BL，第一串ST1可以电耦接至第一源极选择线SSL1，而第二串ST2可以电耦接至第二源极选择线SSL2。

以下描述存储系统的数据处理。具体地说，参考图12至14来更详细地描述响应于从主机102提供的命令的命令操作，例如针对存储器件的数据读取/写入操作。图12和图13是示意性地图示根据本发明的实施例的针对存储器件的数据处理操作的示图。根据本发明的实施例，与命令对应的命令数据(例如，与读取/写入命令相对应的读取/写入数据)储存在存储器144的缓冲器/高速缓冲器中，并且命令操作(例如，使用命令数据或 者读取/写入数据的读取/写入操作)被执行。缓冲器/高速缓冲器根据命令数据的大小而被动态地分配作为子缓冲器，命令数据暂时储存在子缓冲器或动态分配的缓冲器/高速缓冲器中，并且对存储器件150执行命令操作。

根据本发明的实施例，作为示例，存储系统中的数据处理将被图示为由控制器130来执行，然而，需要注意的是，数据处理可以由控制器130的处理器134(例如，通过如上所述的FTL)来执行。

根据本发明的实施例，命令数据暂时储存在存储器144的缓冲器/高速缓冲器中。存储器144的缓冲器/高速缓冲器可以包括具有特定大小的区段。可以检查命令数据的大小(例如，块(chunk)的大小)。区段可以被动态地分配作为用于命令操作的子缓冲器(例如，映射缓冲器、读取缓冲器或者写入缓冲器)。命令数据可以暂时储存在已经为其动态地分配了区段的子缓冲器中，并且可以对存储器件150执行命令操作。

根据本发明的实施例，该命令可以包括关于读取/写入数据的大小的信息。可以根据命令数据的大小信息而将存储器144的区段分配作为用于命令操作的子缓冲器。

根据本发明的实施例，存储器144的区段可以被分配作为用于命令操作的子缓冲器。

根据本发明的实施例，存储器件150的多个芯片或裸片(die)中的缓冲器以及存储器144的区段可以被分配作为子缓冲器。例如，缓冲器可以是包括在图3的存储器件150内的多个页缓冲器322、324以及326、多个高速缓冲器或者多个寄存器。命令数据可以暂时储存在所分配的作为存储器144的区段以及存储器件150的缓冲器的子缓冲器中。

由于包括在存储器144内的缓冲器/高速缓冲器的大小可以是有限的，因此可以存在这样的情况：缓冲器/高速缓冲器的大小或存储器144的区段的数量可能小于命令数据的大小。因此，根据本发明的实施例，存储器件150的缓冲器也被分配作为用于命令操作的子缓冲器。

根据本发明的实施例，存储器144的缓冲器/高速缓冲器以及存储器件150的缓冲器可以被分配作为子缓冲器来储存用于命令操作的命令数据。因此，命令数据可以暂时储存在具有扩展了的大小的子缓冲器中。

参考图12和图13，控制器130将写入数据暂时储存在缓冲器1200中，并且将缓冲器1200中的写入数据编程到存储器件1310。此外，控制器130从存储器件1310中取回读取数据、将读取数据暂时储存在缓冲器1200中以及将储存在缓冲器1200中的数据提供给主机102。

在这种情况下，控制器130检查命令数据的大小(例如，块的大小)，根据块大小来将缓冲器1200的多个区段1202动态地分配作为用于命令操作的子缓冲器，将命令数据暂时储存在已经分配的区段1202处的子缓冲器中，以及执行命令操作。

根据本发明的实施例，控制器130可以将存储器144的缓冲器1200和存储器件1310的缓冲器分配作为用于命令操作的子缓冲器。例如，存储器件1310的缓冲器可以是存储器件1310的裸片1320、1340、1360和1380的额外页缓冲器。控制器130将命令数据暂时储存在已经分配的缓冲器1200的区段1202处的子缓冲器或者已经分配的存储器件1310的额外页缓冲器中，并执行命令操作。

例如，控制器130将缓冲器1200划分为多个区段1202、将缓冲器1200的区段1202和存储器件1310的额外页缓冲器分配作为用于命令操作的子缓冲器。控制器130将命令数据储存在所分配的子缓冲器中。

如上所述，存储器件1310包括多个裸片1320、1340、1360和1380。裸片1320、1340、1360和1380中的每一个包括多个平面。例如，裸片01320可以包括平面01321、平面11325、平面21329以及平面31333。裸片11340可以包括平面01341、平面11345、平面21349以及平面31353。裸片21360可以包括平面01361、平面11365、平面21369以及平面31373。裸片31380可以包括平面01381、平面11385、平面21389以及平面31393。

平面中的每一个可以包括多个块1322、1326、1330、1334、1342、1346、1350、1354、1362、1366、1370、1374、1382、1386、1390以及1384。例如，如参考图2所述，平面中的每一个可以包括具有多页(例如2^M个页)的N个块：块0、块1......块N-1。此外，平面包括各个页缓冲器1323、1327、1331、1335、1343、1347、1351、1355、1363、1367、1371、1375、1383、1387、1391以及1395。平面的页缓冲器1323、1327、1331、1335、1343、1347、1351、1355、1363、1367、1371、1375、1383、1387、1391以及1395可以包括各个额外页缓冲器1324、1328、1332、1336、1344、1348、1352、1356、1364、1368、1372、1376、1384、1388、1392以及1396。

根据本发明的实施例，额外页缓冲器1324、1328、1332、1336、1344、1348、1352、1356、1364、1368、1372、1376、1384、1388、1392以及1396是在针对裸片1320、1340、1360以及1380的平面1321、1325、1329、1333、1342、1346、1350、1354、1362、1366、1370、1374、1382、1386、1390以及1394的命令操作期间不使用的区域。控制器130可以使用额外页缓冲器作为子缓冲器。也就是说，额外页缓冲器1324、1328、1332、1336、1344、1348、1352、1356、1364、1368、1372、1376、1384、1388、1392以及1396可 以被分配作为子缓冲器。命令数据暂时储存在作为子缓冲器的额外页缓冲器1324、1328、1332、1336、1344、1348、1352、1356、1364、1368、1372、1376、1384、1388、1392以及1396中。

页缓冲器1323、1327、1331、1335、1343、1347、1351、1355、1363、1367、1371、1375、1383、1387、1391以及1395是在针对裸片1320、1340、1360以及1380的平面1321、1325、1329、1333、1342、1346、1350、1354、1362、1366、1370、1374、1382、1386、1390以及1394的命令操作期间使用的区域。暂时储存在缓冲器1200中的命令数据通过页缓冲器1323、1327、1331、1335、1343、1347、1351、1355、1363、1367、1371、1375、1383、1387、1391以及1395而被读取/写入至对应平面的块中。

根据本发明的实施例，控制器130根据命令数据的大小来将缓冲器1200或者存储器件1310的特定额外页缓冲器分配作为子缓冲器。

命令数据可以包括与读取命令相对应的读取数据、与写入命令相对应的写入数据或者与命令操作相对应的映射数据。此外，命令数据还可以包括用来执行特定命令操作(例如，擦除操作、垃圾收集操作或者磨损均衡(wear-leveling)操作)所需的数据。

根据本发明的实施例，控制器130将缓冲器1200的区段1202和存储器件1310的额外页缓冲器分配作为子缓冲器，并且将命令数据储存在所分配的子缓冲器中。在这种情况下，控制器130可以根据命令数据的大小和类型而将缓冲器1200的区段1202的一部分和/或存储器件1310的的额外页缓冲器的一部分分配作为子缓冲器。

根据本发明的实施例，命令数据可以根据命令数据的大小和类型而暂时储存在第一子缓冲器至第三子缓冲器中的一个中。第一子缓冲器可以包括缓冲器1200的区段1202的一部分和存储器件1310的额外页缓冲器的一部分。第二子缓冲器可以包括存储器件1310的额外页缓冲器的一部分。第三子缓冲器可以包括缓冲器1200的区段1202的一部分。

为了尽可能保持缓冲器1200的存储容量，可以将更大大小的命令数据暂时储存在第二子缓冲器中。此外，由于用于第二子缓冲器的存取时间较大，因此需要更多处理时间的命令数据可以暂时储存在第二子缓冲器中。

例如，控制器130可以将命令数据1暂时储存在第一子缓冲器中。例如，控制器130根据命令数据1的大小和类型而将缓冲器1200的区段0和裸片01320的额外页缓冲器1324分配作为第一子缓冲器。此外，控制器130将区段分配列表1204储存在存储器144的缓冲器1200中，区段分配列表1204包括指示命令数据1已经被储存在区段0和额外 页缓冲器1324中的信息L1，换言之，指示第一子缓冲器已经被分配给区段0和额外页缓冲器1324的信息L1，即，关于第一子缓冲器的分配的信息。

例如，控制器130可以将命令数据2暂时储存在第一子缓冲器中。例如，控制器130根据命令数据2的大小和类型而将缓冲器1200的区段1和裸片01320的额外页缓冲器1328分配作为第一子缓冲器。此外，控制器130将区段分配列表1204储存在存储器144的缓冲器1200中，区段分配列表1204包括指示命令数据2已经被储存在区段1和额外页缓冲器1328中的信息L2，换言之，指示第一子缓冲器已经被分配给区段1和额外页缓冲器1328的信息L2，即，关于第一子缓冲器的分配的信息。

例如，控制器130可以将命令数据3暂时储存在第一子缓冲器中。例如，控制器130根据命令数据3的大小和类型而将缓冲器1200的区段2和裸片21360的额外页缓冲器1364分配作为第一子缓冲器。此外，控制器130将区段分配列表1204储存在存储器144的缓冲器1200中，区段分配列表1204包括指示命令数据3已经被储存在区段2和额外页缓冲器1364中的信息L3，换言之，指示第一子缓冲器已经被分配给区段2和额外页缓冲器1364的信息L3，即，关于第一子缓冲器的分配的信息。

如上所述，缓冲器1200的区段1202中的一个区段和存储器件1310中的单个额外页缓冲器已经被分配作为第一子缓冲器。但是应当注意的是，在一些实施例中，缓冲器1200的多个区段和多个额外页缓冲器可以被分配作为第一子缓冲器。

根据本发明的实施例，考虑到储存在第一子缓冲器中的命令与储存在第二子缓冲器中的命令的交叉，同一通道的额外页缓冲器被分配给第一子缓冲器和第二子缓冲器中的一个。包括被分配作为第一子缓冲器的额外页缓冲器的裸片和包括被分配作为第二子缓冲器的额外页缓冲器的裸片对应于不同的通道。

例如，包括在通道01312的裸片01320和裸片21360中的额外页缓冲器1324、1328、1332、1336、1364、1368、1372以及1376被分配作为第一子缓冲器。此外，包括在通道11314的裸片11340和裸片31360中的额外页缓冲器1344、1348、1352、1356、1384、1388、1392以及1396被分配作为第二子缓冲器。与区段分配列表1204相对应的命令数据储存在包括通道01312的额外页缓冲器1324、1328、1332、1336、1364、1368、1372以及1376的第一子缓冲器中。此外，与页缓冲器分配列表1206相对应的命令数据储存在第二子缓冲器或者通道11314的裸片11340和裸片31360的额外页缓冲器1344、1348、1352、1356、1384、1388、1392以及1396中。

例如，控制器130可以将命令数据4暂时储存在第二子缓冲器中。例如，控制器130根据命令数据4的大小和类型而将裸片11340的额外页缓冲器1344分配作为第二子缓 冲器。此外，控制器130将页缓冲器分配列表1206储存在存储器144的缓冲器1200中，页缓冲器分配列表1206包括指示命令数据4已经被储存在额外页缓冲器1344中的信息A1，换言之，指示第二子缓冲器已经被分配给额外页缓冲器1344的信息A1，即，关于第二子缓冲器的分配的信息。

例如，控制器130可以将命令数据5暂时储存在第二子缓冲器中。例如，控制器130根据命令数据5的大小和类型而将裸片11340的额外页缓冲器1348分配作为第二子缓冲器。此外，控制器130将页缓冲器分配列表1206储存在存储器144的缓冲器1200中，页缓冲器分配列表1206包括指示命令数据5已经被储存在额外页缓冲器1348中的信息A2，例如，指示第二子缓冲器已经被分配给额外页缓冲器1348的信息A2，即，关于第二子缓冲器的分配的信息。

例如，控制器130可以将命令数据6暂时储存在第二子缓冲器中。例如，控制器130根据命令数据6的大小和类型而将裸片31380的额外页缓冲器1384分配作为第二子缓冲器。此外，控制器130将页缓冲器分配列表1206储存在存储器144的缓冲器1200中，页缓冲器分配列表1206包括指示命令数据6已经被储存在额外页缓冲器1384中的信息A3，换言之，指示第二子缓冲器已经被分配给额外页缓冲器1384的信息A3，即关于第二子缓冲器的分配的信息。

在这种情况下，控制器130将命令数据暂时储存包括缓冲器1200的区段1202和存储器件1310的额外页缓冲器1324、1328、1332、1336、1344、1348、1352、1356、1364、1368、1372、1376、1384、1388、1392以及1396的子缓冲器中。此外，控制器130可以通过将储存在缓冲器1200中的命令数据移动至存储器件1310的额外页缓冲器1324、1328、1332、1336、1344、1348、1352、1356、1364、1368、1372、1376、1384、1388、1392以及1396来将另一命令数据储存在缓冲器1200中。在与储存在存储器件1310的额外页缓冲器1324、1328、1332、1336、1344、1348、1352、1356、1364、1368、1372、1376、1384、1388、1392以及1396中的命令数据相对应的命令操作时，控制器130将储存在存储器件1310的额外页缓冲器1324、1328、1332、1336、1344、1348、1352、1356、1364、1368、1372、1376、1384、1388、1392以及1396中的命令数据加载至缓冲器1200上。

也就是说，控制器130将命令数据储存在第一子缓冲器、第二子缓冲器或者第三子缓冲器中。此外，控制器130将储存在第三子缓冲器中的命令数据移动到第二子缓冲器，从而使缓冲器1200的使用效率最大化。此外，指示命令数据已经被储存在第一子缓冲器中的信息通过区段分配列表1204来管理，以及指示命令数据已经被储存在第二子缓冲器中的信息通过页缓冲器分配列表1206来管理。

图14是示意性地图示根据本发明的实施例的存储系统的数据处理的流程图。

参考图14，在步骤1410处，存储系统100从主机接收命令并且检查与该命令相对应的命令数据、命令操作以及命令数据的大小和类型。

在步骤1420处，存储系统100将存储器144的缓冲器1200划分为多个区段1202，检查缓冲器1200的多个区段1202和存储器件100的额外页缓冲器，以及根据命令数据的大小和类型来检查用于命令数据的子缓冲器。

接下来，在步骤1430处，存储系统100将缓冲器1200的多个区段1202和存储器件100的额外页缓冲器分配作为用于命令数据的第一子缓冲器至第三子缓冲器。

在步骤1440处，存储系统100将命令数据储存在第一子缓冲器至第三子缓冲器中的对应子缓冲器中。此外，存储系统100将储存在缓冲器1200中的命令数据移动至存储器件150的额外页缓冲器。在这种情况下，在执行与命令数据对应的命令操作时，储存在存储器件150的额外页缓冲器中的命令数据被加载至缓冲器1200上，并且执行该命令操作。

在这种情况下，根据本发明的实施例的数据处理，已经参考图12和图13详细地描述了诸如将缓冲器1200的多个区段1202和存储器件100的额外页缓冲器分配作为用于命令数据的第一子缓冲器至第三子缓冲器以及将命令数据储存在子缓冲器中，因此省去对其的详细描述。

根据本发明的实施例的存储系统和存储系统的操作方法可以使存储器件的使用效率最大化，并且可以快速且稳定地处理用于存储器件的数据。

虽然已经出于说明的目的而描述了各种实施例，但是对于本领域技术人员来说将明显的是，在不脱离如所附权利要求中限定的本发明的精神和范围的情况下，可以做出各种改变和修改。