存储系统及其操作方法
【专利说明】存储系统及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求2014年6月19日提交的申请号为10-2014-0074955的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]本发明的各种实施例涉及一种半导体设计技术，且更具体而言，涉及一种存储系统。
【背景技术】
[0004]通常，控制器与存储器件耦接，以采用一对多的关系被控制。即，一个控制器与多个存储器件耦接。
[0005]图1A和图1B是图示在控制器和存储器件之间现有的总线连接的框图。
[0006]如图1A所示，存储系统包括:控制器100、存储器件110_0和存储器件110_1。当控制总线CMD/ADDR_BUS0在控制器100和存储器件110_0之间传输命令和地址时，在控制器100和存储器件110_1之间传输命令和地址的数据总线DATA_BUS0、控制总线CMD/ADDR_BUS1与数据总线DATA_BUS1彼此分开，控制器100可以直接控制存储器件110_0和110_1以完全地执行单独的操作。例如，当存储器件110_0执行读取操作时，存储器件110_1可以执行写入操作。
[0007]如图1B中所示，当控制总线CMD/ADDR_BUS和数据总线DATA_BUS被存储器件110_0和110_1共享时，线被形成为传送为用于区分存储器件110_0与存储器件110_1的一种命令信号的至少选择信号CS0和CS1。换言之，用于传送选择信号CS0和CS1的线可以不被存储器件110_0和110_1共享，并且被单独地形成。在这种情况下，在存储器件110_0和110_1之中基于选择信号CS0和CS1选中的存储器件，可以执行由控制总线CMD/ADDR_BUS指向的操作，并且通过数据总线DATA_BUS与控制器100交换信号。尽管选择信号CS0和CS1属于命令信号，但是与传送至控制总线CMD/ADDR_BUS的其他命令信号不同，选择信号CS0和CS1被单独地分配至存储器件110_0和110_1。
[0008]由于与控制器耦接的存储器件的数量增加，所以所需的线(S卩，总线)的数量也增加。这可增加制造成本和系统设计中的困难。
【发明内容】
[0009]本发明的各种实施例针对一种存储系统，其可以减少控制器与存储器件之间的线的数量，并且允许控制器单独地存取存储器件。
[0010]根据本发明的一个实施例，一种存储系统包括:公共数据总线；公共控制总线；存储器件，其适用于共享公共数据总线和公共控制总线，其中，存储器件中的每个具有用于识别公共控制总线的控制信号的不同的延迟时间；以及控制器，其适用于通过公共数据总线和公共控制总线来控制存储器件。
[0011]根据本发明的一个实施例，一种存储系统包括:公共控制总线，其包括多个控制信号传输线；公共数据总线，其包括第一数据线至第N数据线；以及存储器件，其适用于共享公共数据总线和公共控制总线，其中，存储器件中的每个包括第一数据焊盘至第N数据焊盘，并在第一数据线至第N数据线与第一数据焊盘至第N数据焊盘之间具有不同的对应连接。
[0012]根据本发明的一个实施例，一种用于操作具有控制器以及第一存储器件和第二存储器件的存储系统的方法包括:通过控制器来将第一存储器件设定成具有用于公共控制总线的第一延迟时间；通过控制器来将第二存储器件设定成具有用于公共控制总线的与第一延迟时间不同的第二延迟时间；当控制器存取第一存储器件时，通过控制器来将具有第一延迟时间的控制信号传送至公共控制总线；以及当控制器存取第二存储器件时，通过控制器来将具有第二延迟时间的控制信号传送至公共控制总线。
【附图说明】
[0013]图1A和图1B是图示在控制器和存储器件之间的现有总线连接的框图。
[0014]图2是用于描述在存储器件的每个DRAM可寻址能力(PDA)模式中的模式寄存器设定(MRS)的操作的时序图。
[0015]图3是用于描述存储器件的命令地址延迟时间(CAL)的时序图。
[0016]图4是图示根据本发明的一个实施例的存储系统的框图。
[0017]图5是用于描述图4中所示的存储系统的操作的流程图。
[0018]图6是用于说明图5中所示的操作的时序图。
[0019]图7A和图7B是用于描述图5所示的操作的时序图。
[0020]图8是图示根据本发明的一个实施例的框图。
【具体实施方式】
[0021]下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分地传达本发明的范围。附图并不一定按比例绘制，并且在一些情况下，可以夸大比例以清楚地图示实施例的特征。在本公开中，附图标记直接对应于本发明的各种附图和实施例中相同编号的部分。也应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提及，单数形式可以包括多个形式。
[0022]以下描述了每个DRAM可寻址能力(PDA)模式和命令地址延迟时间(CAL)。
[0023]图2是用于描述存储器件的PDA模式中的模式寄存器设定(MRS)的操作的时序图。
[0024]PDA模式可以支持每个存储器件独立地执行模式寄存器设定操作。当PDA模式被设定时，所有的模式寄存器设定命令的有效性可以基于第0数据焊盘DQ0的信号电平来确定。在从施加一个模式寄存器设定命令时的时刻起经过写入延迟时间WL之后，当第0数据焊盘DQ0的信号电平被设定为“0”时，施加的模式寄存器设定命令被确定为有效，而当第0数据焊盘DQ0的信号电平被设定为“ 1 ”时，施加的模式寄存器设定命令由于其被确定为无效而可以被忽略。这里，写入延迟时间WL可以与通过将附加延迟时间AL和CAS写入延迟时间CWL相加获得的值(WL = AL+CWL)相对应。
[0025]参见图2，在时刻201处模式寄存器设定命令MRS被施加至存储器件。在从时刻201起经过与写入延迟时间WL相对应的时间的时刻202处，第0数据焊盘DQ0的信号电平在预定的部分期间转变成“0”。因此，在时刻201处施加至存储器件的模式寄存器设定命令MRS被确定为有效，且在从时刻203起经过模式寄存器设定命令周期时间tMRD_PDA时，基于与模式寄存器设定命令MRS —起输入的地址(未示出)开始执行存储器件的设定操作。供作参考，tPDA_S表示用于PDA模式标志的设置时间，以及tPDA_H表示用于PDA模式标志的保持时间。
[0026]当第0数据焊盘DQ0的信号电平在时刻202处为“1”时，在时刻201处被施加至存储器件的模式寄存器设定命令MRS由于其被确定为无效而可以被忽略。即，不执行存储器件的设定操作。
[0027]图3是用于描述存储器件的CAL的时序图。
[0028]CAL表示在传送至控制总线CMD/ADDR_BUS的控制信号之中用作参考信号的芯片选择信号CS与其他信号之间的时间差。当CAL被设定时，存储器件识别在时间tCAL之后输入的控制信号为有效，时间tCAL与从芯片选择信号CS的激活时刻起经过CAL相对应。CAL可以基于模式寄存器设定命令MRS来设定。
[0029]图3示出当CAL被设定成3tCK时执行的操作。在芯片选择信号CS被激活成逻辑低电平，且在从时刻301起经过3个时钟周期的时刻302处，命令CMD和地址ADDR被施加至存储器件，其中命令CMD是命令信号之中除了芯片选择信号CS之外的信号。存储器件可以将在时刻302处施加的命令CMD和地址ADDR识别为有效。当芯片选择信号CS被激活时，如果命令CMD和地址ADDR在从时刻301起经过3tCK之前被施加至存储器件，则存储器件不将施加的命令CMD和地址ADDR识别为有效。
[0030]由于即使在芯片选择信号CS被激活的时刻303和305之后，在经过与CAL相对应的时间的时刻304和306处，命令CMD和地址ADDR也被施加至存储器件，所以在时刻304和306处施加的命令CMD和地址ADDR也可以通过存储器件被识别为有效。
[0031]图4是图示根据本发明的一个实施例的存储系统的框图。
[0032]参见图4，存储系统可以包括:控制器400、第一存储器件410_0、第二存储器件410_1、控制总线CMD/ADDR_BUS和数据总线DATA_BUS。存储系统还包括用于传送时钟CK的线和用于传送时钟使能信号CKE的线，时钟使能信号CKE涉及存储器件410_0和410_1与时钟C