)而被固定。
[0047]图8是图示根据本发明的一个实施例的存储系统的框图。图8图示了具有与如图4中所示相同的的耦接结构的简化的控制总线CMD/ADDR_BUS、时钟CK和时钟使能信号CKE传输线。
[0048]在图8的实施例中，与图4的实施例相比，增加了存储器件410_2和410_3。增加的存储器件410_2和410_3也可以彼此共享控制总线CMD/ADDR_BUS和数据总线DATA_BUS。用于存储器件410_0至410_3的不同数据线DATA0至DATA3可以与用于设定延迟时间的预定的数据焊盘DQ0耦接。
[0049]在类似于图4中所示的存储系统的图8中所示的存储系统中，存储器件410_0至410_3可以被设定成具有用于控制总线CMD/ADDR_BUS的不同延迟时间。例如，半导体器件410_0可以具有“0”的延迟时间，且半导体装置410_1可以具有“1”的延迟时间，且半导体装置410_2可以具有“2”的延迟时间，以及半导体装置410_3可以具有“3”的延迟时间。在控制总线CMD/ADDR_BUS的延迟时间的控制下，控制器400可以存取在存储器件410_0至410_3之中的期望存储器件。
[0050]根据本发明的实施例，控制器和存储器件之间的线的数量可以减少，并且同时控制器可以单独地存取存储器件。
[0051]尽管已经参照特定的实施例描述了本发明，但是实施例不旨在限制性的，而是描述性的。此外，应当注意的是，在不脱离所附权利要求所限定的本发明的范围的情况下，本领域的技术人员可以通过替换、变化和修改来以各种方式实现本发明。
[0052]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0053]技术方案1.一种存储系统，包括:
[0054]公共数据总线；
[0055]公共控制总线；
[0056]存储器件，其适用于共享所述公共数据总线和所述公共控制总线，其中，所述存储器件的每个具有用于识别所述公共控制总线的控制信号的不同的延迟时间；以及
[0057]控制器，其适用于通过所述公共数据总线和所述公共控制总线来控制所述存储器件。
[0058]技术方案2.如技术方案1所述的存储系统，其中，所述控制器通过施加不同的延迟时间至相应的存储器件，来将所述控制信号传送至所述公共控制总线。
[0059]技术方案3.如技术方案2所述的存储系统，其中，所述延迟时间中的每个是在所述控制信号之中的参考信号与其他信号之间的时间差。
[0060]技术方案4.如技术方案3所述的存储系统，其中，所述参考信号包括芯片选择信号，而所述其他信号包括命令信号和地址信号。
[0061]技术方案5.如技术方案4所述的存储系统，其中，所述延迟时间是命令地址延迟时间。
[0062]技术方案6.—种存储系统，包括:
[0063]公共控制总线，其包括多个控制信号传输线；
[0064]公共数据总线，其包括第一数据线至第N数据线；以及
[0065]存储器件，其适用于共享所述公共数据总线和所述公共控制总线，
[0066]其中，所述存储器件中的每个包括第一数据焊盘至第N数据焊盘，并在所述第一数据线至所述第N数据线与所述第一数据焊盘至所述第N数据焊盘之间具有不同的对应连接。
[0067]技术方案7.如技术方案6所述的存储系统，其中，在所述第一数据线至所述第Ν数据线之中，具有不同数目的数据线与所述存储器件的第Κ数据焊盘耦接，其中，Κ为1至Ν的整数。
[0068]技术方案8.如技术方案7所述的存储系统，还包括:
[0069]控制器，其适用于通过所述公共控制总线和所述公共数据总线来控制所述存储器件。
[0070]技术方案9.如技术方案8所述的存储系统，其中，所述存储器件被设定成具有用于识别所述公共控制总线的所述控制信号的不同的延迟时间。
[0071]技术方案10.如技术方案9所述的存储系统，其中，所述控制器通过使用所述公共控制总线、和与所述第Κ数据焊盘耦接的数据线，来对相应的存储器件设定不同的延迟时间。
[0072]技术方案11.如技术方案9所述的存储系统，其中，所述控制器通过施加不同的延迟时间至相应的存储器件，来将所述控制信号传送至所述公共控制总线。
[0073]技术方案12.如技术方案9所述的存储系统，其中，所述延迟时间中的每个是在所述控制信号之中的参考信号与其他信号之间的时间差。
[0074]技术方案13.如技术方案12所述的存储系统，其中，所述参考信号包括芯片选择信号，而所述其他信号包括公共信号和地址信号。
[0075]技术方案14.一种用于操作包括控制器以及第一存储器件和第二存储器件的存储系统的方法，包括:
[0076]通过所述控制器，将所述第一存储器件设定成具有用于公共控制总线的第一延迟时间；
[0077]通过所述控制器，将所述第二存储器件设定成具有用于所述公共控制总线的与所述第一延迟时间不同的第二延迟时间；
[0078]当所述控制器存取所述第一存储器件时，通过所述控制器来将具有所述第一延迟时间的控制信号传送至所述公共控制总线；以及
[0079]当所述控制器存取所述第二存储器件时，通过所述控制器来将具有所述第二延迟时间的控制信号传送至所述公共控制总线。
[0080]技术方案15.如技术方案14所述的方法，其中，所述第一延迟时间和所述第二延迟时间中的每个是在所述控制信号之中的参考信号与其他信号之间的时间差。
[0081]技术方案16.如技术方案15所述的方法，其中，所述参考信号包括芯片选择信号，而所述其他信号包括命令信号和地址信号。
【主权项】
1.一种存储系统，包括: 公共数据总线； 公共控制总线； 存储器件，其适用于共享所述公共数据总线和所述公共控制总线，其中，所述存储器件的每个具有用于识别所述公共控制总线的控制信号的不同的延迟时间；以及 控制器，其适用于通过所述公共数据总线和所述公共控制总线来控制所述存储器件。2.如权利要求1所述的存储系统，其中，所述控制器通过施加不同的延迟时间至相应的存储器件，来将所述控制信号传送至所述公共控制总线。3.如权利要求2所述的存储系统，其中，所述延迟时间中的每个是在所述控制信号之中的参考信号与其他信号之间的时间差。4.如权利要求3所述的存储系统，其中，所述参考信号包括芯片选择信号，而所述其他信号包括命令信号和地址信号。5.如权利要求4所述的存储系统，其中，所述延迟时间是命令地址延迟时间。6.一种存储系统，包括: 公共控制总线，其包括多个控制信号传输线； 公共数据总线，其包括第一数据线至第N数据线；以及 存储器件，其适用于共享所述公共数据总线和所述公共控制总线， 其中，所述存储器件中的每个包括第一数据焊盘至第N数据焊盘，并在所述第一数据线至所述第N数据线与所述第一数据焊盘至所述第N数据焊盘之间具有不同的对应连接。7.如权利要求6所述的存储系统，其中，在所述第一数据线至所述第N数据线之中，具有不同数目的数据线与所述存储器件的第κ数据焊盘耦接，其中，K为1至N的整数。8.如权利要求7所述的存储系统，还包括: 控制器，其适用于通过所述公共控制总线和所述公共数据总线来控制所述存储器件。9.如权利要求8所述的存储系统，其中，所述存储器件被设定成具有用于识别所述公共控制总线的所述控制信号的不同的延迟时间。10.一种用于操作包括控制器以及第一存储器件和第二存储器件的存储系统的方法，包括: 通过所述控制器，将所述第一存储器件设定成具有用于公共控制总线的第一延迟时间； 通过所述控制器，将所述第二存储器件设定成具有用于所述公共控制总线的与所述第一延迟时间不同的第二延迟时间； 当所述控制器存取所述第一存储器件时，通过所述控制器来将具有所述第一延迟时间的控制信号传送至所述公共控制总线；以及 当所述控制器存取所述第二存储器件时，通过所述控制器来将具有所述第二延迟时间的控制信号传送至所述公共控制总线。
【专利摘要】一种存储系统包括：公共数据总线；公共控制总线；存储器件，其适用于共享公共数据总线和公共控制总线，其中，存储器件的每个具有用于识别公共控制总线的控制信号的不同的延迟时间；以及控制器，其适用于通过公共数据总线和公共控制总线来控制存储器件。
【IPC分类】G11C7/10
【公开号】CN105321539
【申请号】CN201410815335
【发明人】尹铉柱, 崔池埙
【申请人】爱思开海力士有限公司
【公开日】2016年2月10日
【申请日】2014年12月23日
【公告号】US20150370731