K同步操作的时刻。
[0033]控制信号可以通过控制总线CMD/ADDR_BUS从控制器400传送至存储器件410_0和410_1。控制信号可以包括命令CMD和地址ADDR。命令可以包括多个信号。例如，命令可以包括激活信号ACT、行地址选通信号RAS、列地址选通信号CAS和芯片选择信号CS。尽管芯片选择信号CS包括在命令CMD中，但是其被单独地图示在附图中，以示出存储器件410_0和410_1彼此共享相同的芯片选择信号CS。地址ADDR可以包括多个信号。例如，地址ADDR可以包括多位存储体组地址、多位存储体地址和多位正常地址。
[0034]数据总线DATA_BUS可以在控制器400与存储器件410_0和410_1之间传送多位数据DATA0至DATA3。存储器件410_0和410_1中的每个包括用于与数据总线DATA_BUS的数据线DATAO至DATA3耦接的数据焊盘DQ0至DQ3。具有不同数字0和1的数据线DATA0和DATA1可以与用于存储器件410_0和410_1的数据焊盘DQ0至DQ3之中的预定的数据焊盘DQ0耦接。即，存储器件410_0和410_1中的每个在数据线DATA0和DATA1与数据焊盘DQ0至DQ3之间具有不同的对应连接。预定的数据焊盘DQ0可以是数据焊盘，其用于设定用于识别控制总线CMD/ADDR_BUS的控制信号的延迟时间。
[0035]时钟CK可以从控制器400传送至存储器件410_0和410_1，用于存储器件的同步操作。时钟CK可以采用与包括时钟和互补时钟的差分方式来传送。时钟使能信号CKE可以通知当存储器件410_0和410_1与时钟CK同步操作时的时刻。
[0036]控制器400可以通过控制总线CMD/ADDR_BUS来控制存储器件410_0和410_1，并通过数据总线DATA_BUS与存储器件410_0和410_1交换数据。控制器400可以包括在处理器中，诸如中央处理单元(CPU)、图形处理单元(GPU)和应用处理器(AP)，并且存在于存储模块上，诸如双列直插存储模块(DIMM)。此外，控制器400可以被形成为诸如存在于包括存储器件的系统(诸如，计算器件、移动电话等)中的单独的芯片的各种形状。控制器400可以通过识别控制总线CMD/ADDR_BUS的信号来将存储器件410_0和410_1设定成具有不同的延迟时间值，并且存取在存储器件410_0和410_1之中的期望存储器件。参照图5至图7来进行详细地描述。
[0037]第一存储器件410_0和第二存储器件410_1可以彼此共享控制总线CMD/ADDR_BUS和数据总线DATA_BUS，即，控制总线CMD/ADDR_BUS和数据总线DATA_BUS是公共的。第一存储器件410_0和第二存储器件410_1可以彼此共享芯片选择信号CS。第一存储器件410_0和第二存储器件410_1可以将传送至控制总线CMD/ADDR_BUS的控制信号的延迟时间设定成不同。延迟时间可以表示在控制总线CMD/ADD_BUS的信号之中为延迟时间的参考的参考信号CS与其他信号CMD和ADDR之间的时间差。当用于控制总线CMD/ADDR的信号CMD/ADDR的延迟时间被设定成彼此不同时，第一存储器件410_0和第二存储器件410_1可以通过控制器400被单独地存取。参照图5至图7进行了详细的描述。
[0038]如图4中所示，用于彼此区分存储器件的任何信号传输线不被单独地分配至第一存储器件410_0和第二存储器件410_1。然而，如下所述，控制器400可以单独地存取第一存储器件410_0和第二存储器件410_1。
[0039]图5是用于描述操作图4中所示的存储系统的操作的流程图。
[0040]参见图5，存储系统的操作可以被分成操作510和操作520，其中操作510用于将传送至第一存储器件410_0和第二存储器件410_1的控制总线CMD/ADD_BUS的控制信号的延迟时间设定成不同，操作520用于单独地存取第一存储器件410_0和第二存储器件410_1。
[0041]在步骤S511中，控制器400可以控制第一存储器件410_0和第二存储器件410_1进入PDA模式。这可以通过施加命令CMD至与MRS相对应的组合，并且施加地址ADDR至与进入PDA模式相对应的组合来实现。
[0042]在步骤S512中，在进入PDA模式之后，与第一存储器件410_0的控制总线CMD/ADDR_BUS相对应的延迟时间(S卩，CAL)可以被设定成“0”。这可以通过施加命令CMD至与MRS相对应的组合、施加地址ADDR至与CAL设定成“0”相对应的组合，以及从当命令CMD被施加的时刻起经过写入延迟时间WL( S卩，AL+CWL)之后，施加第0数据线DATA0的信号，其中第ο数据线DATAO与处于逻辑“0”电平的第一存储器件410_0的第0数据焊盘DQ0相对应。参见图6，在时刻601处施加用于将CAL设定成“0”的命令/地址CMD/ADDR，并且当从时刻601起经过与写入延迟时间WL相对应的时间时，数据线DATA0在时刻602处具有逻辑“0”电平。由于数据线DATA1在时刻602处具有逻辑“ 1”电平，所以第二存储器件410_1忽略在时刻601处施加的命令。
[0043]在步骤S513中，与第二存储器件410_1的控制总线CMD/ADDR相对应的延迟时间(即，CAL)可以被设定成“3”。这可以通过如下来实现:施加命令CMD至与MRS相对应的组合、施加地址ADDR至与CAL设定成“3”相对应的组合，以及在从命令CMD被施加时的时刻起经过写入延迟时间WL(即，AL+CWL)之后，以逻辑“0”电平施加与第二存储器件410_1的第0数据焊盘DQ0相对应的第一数据线DATA1的信号。参见图6，在时刻603处施加用于将CAL设定成“3”的命令/地址CMD/ADDR，以及在从时刻603起经过与写入延迟时间WL相对应的时间的时刻604处，数据线DATA1具有逻辑“0”电平。由于在时刻604处数据线DATA0具有逻辑“1”电平，所以第一存储器件410_0忽略在时刻603处施加的命令。在步骤S514中，当存储器件410_0和410_1的延迟时间被设定时，PDA模式可以被终止。
[0044]由于第一存储器件410_0和第二存储器件410_1的CAL被设定成彼此不同，所以在步骤S521中，控制器400可以通过在芯片选择信号CS的激活时刻处施加命令/地址CMD/ADDR而存取第一存储器件410_0，或者在步骤S522中，通过在从芯片选择信号CS的激活时刻起经过3个时钟周期之后施加命令/地址CMD/ADDR而存取第二存储器件410_1。图7A和图7B是用于描述步骤S521和步骤S522中所示的操作的时序图。参见图7A和图7B，在与芯片选择信号CS的激活时刻相同的时刻701、703、705、707、709和711处施加的命令可以通过第一存储器件410_0来识别，并且操作第一存储器件410_0，以及在从芯片选择信号CS的激活时刻起经过3个时钟周期之后的时刻702、704、706、708、710和712处施加的命令通过第二存储器件410_1来识别，并且操作第二存储器件410_1。这里，“Ν0Ρ”表示没有操作被控制的非操作状态。一个存储器件，即第一存储器件或第二存储器件可以在时刻701、702、703、704、707、708、709和710处的操作中被存取。另外，即使在芯片选择信号CS的激活时刻处，有效的命令CMD被施加时，也可能存取第一存储器件410_0和第二存储器件410_1二者，以及有效的命令CMD在从芯片选择信号CS的激活时刻起经过3个时钟周期之后被施加，诸如在时刻705、706、711和712处的操作。
[0045]根据参照图4至图7所述的本发明实施例，存储器件410_0和410_1彼此共享控制总线CMD/ADDR_BUS和数据总线DATA_BUS，但具有用于控制总线CMD/ADDR_BUS的不同延迟时间。控制器400可以基于施加至控制总线CMD/ADDR_BUS的信号的延迟时间的改变，来存取在存储器件410_0和410_1之中期望被存取的存储器件。因此，不需要增加线来单独地控制存储器件410_0和410_1。
[0046]尽管在实施例中描述了存储器件410_0和410_1通过控制器400被设定成具有用于控制总线CMD/ADD_BUS的不同延迟时间，但是本发明构思不限制于此，而是存储器件410_0和410_1可以被编程以根据本发明永久地具有不同的延迟时间。例如，当存储器件410_0和410_1被制造时，用于控制总线CMD/ADDR_BUS的延迟时间可以被固定，以及在存储器件410_0和410_1被制造之后，用于存储器件410_0和410_1的控制总线CMD/ADDR_BUS的延迟时间可以通过永久设定(诸如使用熔丝电路的设定