本发明涉及FPGA技术、音频接口扩展技术及数字通讯领域，具体涉及一种基于FPGA的小型化数模转换装置及应用。
背景技术：
随着物联网技术的发展，模块化、小型化、具有灵活组网能力的硬件装置越来越受到业界的追捧。在物联网领域中，对于传感器信号的数字化以及设备之间的高带宽、长距离通讯是研究的关键核心之一。如何设计一种小型化的硬件装置，能够完成数据采集、数字化传输、分布式通讯，同时又具备多种接口供系统模块化设计，是一项非常重要的课题。
在物联网领域，声音信号处理是重要的一个环节。目前，音频接口扩展技术通过逻辑开发的方式较为普遍，使用现场可编程门阵列(Field Programmable Gate Array，FPGA)开发，具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点，是小批量系统提高系统集成度、可靠性与灵活性的最佳选择之一。
目前，芯片制作工艺已经达到10nm级别，采用小型化、高性能芯片设计小型装置已经成为可能。因此，本发明在各种数据采集传输系统中，如物联网系统、水下声学信号采集系统、地震勘探系统等，具有广阔的应用前景。
技术实现要素：
本发明的目的是提供了一种基于FPGA的小型化数模转换装置及应用，该装置能够在小型化的装置上实现音频信号同步采集与数模转化以及高带宽长距离的组网通讯。
为实现上述发明目的，本发明提供以下技术方案：
一种基于FPGA的小型化数模转换装置，所述数模转换装置包括：
模拟电路，用于获取采集设备的模拟信号，并对所述模拟信号滤波放大后转发给音频转换器；
音频转换器，用于将接收的模式信号转化为数字信号，得到音频数据，并将所述音频数据发送至FPGA；
FPGA，用于基于接收的命令数据控制所述模拟电路和音频转换器工作，对获取的音频数据缓存封装后，转发至通讯接口，还用于接收外部同步时钟，并基于所述同步时钟为所述音频转换器提供工作时钟，以实现多个所述音频转换器之间的同步采样；
通讯接口，用于实现所述FPGA与通讯总线之间的命令数据与音频数据的交互。
本发明提供的数模转化装置能够控制多个音频转换器同步采样，且能够实现分布式组网通讯，在获得稳定同步采集数据的同时，能够扩大整个采集系统的数据采集量。
其中，所述FPGA包括：
通讯模块，用于对接收的命令数据串并转换和数据解码后转发至所述转发内存控制器，还用于对接收的音频数据协议封装和并串转换后转发至所述通讯接口；
转发内存控制器，用于对接收的音频数据进行缓存和转发至所述通讯模块，还用于将接收的命令数据转发至所述命令控制模块；
命令控制模块，用于基于接收的命令数据控制所述模拟电路对模拟信号的滤波和放大，还用于控制音频转换器将滤波放大处理后的模拟信号转化为数字信号；
音频数据接收模块，用于获取所述音频转换器上传的音频数据，并将所述音频数据转发至所述转发内存控制器；
时钟生成模块，用于基于接收的同步时钟为所述音频转换器提供工作时钟和控制信号，以实现多个所述音频转换器之间的同步采样；
通讯接口控制器，用于控制所述通讯接口工作。
进一步地，所述通讯模块包括：
串并转换模块，用于对接收的命令数据进行串并转换；
数据解码模块，用于对串并转换处理后的命令数据进行数据解码，并将数据解码后的命令数据转发至所述转发内存控制器；
协议封装模块，用于对接收的音频数据进行协议封装；
并串转换模块，用于对协议封装处理后的音频数据进行并串转换，并对并串转换后的音频数据转发至所述通讯接口。
进一步地，所述转发内存控制器包括：
接口子控制器，用于控制FIFO单元中音频数据读取与写入操作；
FIFO单元，用于所述转存内存控制器接收的音频数据的缓存。
进一步地，所述命令控制模块包括：
模拟信号控制器，用于基于接收的命令数据控制所述模拟电路对模拟信号的滤波参数和放大倍数，以实现对模拟信号的稳定滤波和放大；
音频转换器控制器，用于基于接收的命令数据控制所述音频转换器将滤波放大处理后的模拟信号转化为数字信号。
优选地，所述通讯接口采用485芯片。485协议的传输距离为几十米到上千米，满足大型采集系统的应用。且485协议具备高带宽、长距离的主从方式通讯能力，整套系统可现分布式组网通讯，挂载从设备数最高可达到256个，在20Mbps传输带宽下通讯距离能达到100米以上。
一种基于FPGA的小型化数模转换装置的应用，应用上述小型化数模转换装置对多个传感器进行同步采样，具体包括以下步骤：
FPGA基于接收的命令数据控制模拟电路对从传感器的获取的模拟信号进行滤波放大处理；
FPGA基于接收的命令数据控制音频转换器将滤波放大处理后的模拟信号在转化为音频数据；
FPGA对接收的音频数据缓存封装后转发至通讯接口；
FPGA基于接收的同步时钟为音频转换器提供工作时钟，以实现多个所述音频转换器之间的同步采样。
利用该设备对多个传感器进行同步采样，能够保证从多个传感器采集信号的同步性，且能够实现分布式组网通讯，扩大整个采集系统的采集量和稳定性。
与现有技术相比，本发明具有的有益效果为：
本发明提供的数模转化装置的体积小、集成化程度高，能够实现分布式组网通讯和同步采样，此外，装置中模块化的设计适合应用于各种数据采集传输系统中，如物联网系统、水下声学信号采集系统、地震勘探系统等，具有广阔的应用前景。
附图说明
图1是实施例提供的基于FPGA小型化数模转换装置组网示意图；
图2是实施例提供的主端设备的结构示意图；
图3是实施例提供的基于FPGA小型化数模转换装置的结构示意图；
图4是实施例提供的基于FPGA小型化数模转换装置的控制命令接收流程图；
图5是实施例提供的协议封装模块的工作流程；
图6是实施例提供的并串转换模块的转换流程。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例对本发明进行进一步的详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本发明，并不限定本发明的保护范围。
图1是实施例提供的基于FPGA小型化数模转换装置组网示意图。如图1所示，在整个采集系统中，包括用户接口模块110、通过时钟/数据复用总线连接的N个主端设备120、与主端设备120通信连接的数模转换装置130以及受数模转换装置130控制工作的传感器140。其中，主端设备120与数模转换装置130通过同步时钟总线(图1中虚线)实现时钟信号的传输，通过485通讯总线(图1中细实线)实现传输数据(命令数据和音频数据)的传输，传感器可以是任意种类的传感器，只要能够采集信号即可。
在图1中，每个主端设备120控制多个数模转换装置130工作。具体地，每个数模转换装置130保持侦听状态，等待主端设备120下发数据的目的地址和具体命令内容，并根据命令内容进行相应数据应答，以完成需要实现的系统功能。数模转换装置130进行数据获取端的基本工作，包括音频信号的采集和模数转化、模拟电路增益控制等，每个数模转换装置130的同步时钟来自于主端设备120提供的时钟，可保证在主端设备120控制下实现所有数模转换装置130的同步采样。主端设备120收集到数模转换装置130的数据，通过网络等方式发送到用户接口模块使用。
图2是实施例提供的主端设备120的结构示意图。如图2所示，主端设备120包括2个串行解串器210、FPGA 220、485芯片230、485芯片240，其中，485芯片230是同步授时接口，用于实现FPGA 220与多个从装置之间同步时钟的传输；485芯片240是数据收发接口，用于实现FPGA 220与多个从装置之间传输数据的传输；FPGA 220包括时钟生成模块221、从装置控制模块222、转发内存控制器223、转发模块224、时钟校准模块225，进一步地，转发内存控制器223包括3个双端口RAM 2231、接口子控制器2232。
每个接口使用一个串行解串器210将传输数据和同步时钟分开，得到的同步时钟经过延时调整后得到从装置的同步时钟；FPGA 220通过485芯片230将得到的同步时钟发送出去，完成对数模转换装置130的授时功能；通过485芯片240完成与挂载在其下的数模转换装置130进行数据和命令的交互功能。
具体地：
串行解串器210将数据时钟复用总线上的数据进行解串，得到同步时钟和传输数据，并将同步时钟和传输数据传送至转发模块224；
转发模块224将其他主端设备120发送的数据包进行转发；同时对转发内存控制器223进行调度，将来自数模转换装置130的数据按照规定的协议格式进行封装，并将协议包进行转发；
时钟生成模块221将串行解串器210解出的同步时钟发送给数模转换装置130作为同步时钟，完成对数模转换装置130的数据节拍控制；
从装置控制模块222完成对数模转换装置130的控制逻辑，命令当前挂载的数模转换装置130将数据进行上传；
转发内存控制器223对来自数模转换装置130的数据做串并转换后进行缓存，并在FPGA转发模块224的调度下将缓存数据进行转发；
接口子控制器2232控制双端口RAM2231中并行数据的读取与写入操作；
双端口RAM 2231对转发内存控制器223中并行数据的缓存。
时钟校准模块225完成初始上电阶段N个数模转换装置130之间传输延时的测量，并对解串出的同步时钟进行时钟校准。
图3是实施例提供的基于FPGA小型化数模转换装置130的结构示意图。如图3所示，数模转换装置130包括FPGA 310、音频转换器(本实施例为音频芯片)320、模拟电路330、通讯接口(本实施例为485芯片)340。其中，FPGA 310包括音频数据接收模块311、命令控制模块312、转发内存控制器313、通讯模块314、通讯接口控制器315、时钟生成模块316。其中，通讯模块314包括串并转换模块3141、数据解码模块3143、协议封装模块3144、并串转换模块3142。其中，转发内存控制器313包括接口子控制器3132、FIFO单元3131，FIFO单元3131可以为多个，不局限于图3中示出的1个。其中，命令控制模块311包括模拟信号控制器3121、音频转换器控制器3122。
FPGA 210对接收的命令数据进行串并转化和数据解码后，通过音频转换器控制器3122和模拟信号控制器3121控制音频转换器320和模拟电路330工作，同时，FPGA 210接收主端设备120的同步时钟，为音频转换器320提供工作时钟，保证多个音频转换器320之间同步采样。音频转换器320采样得到的音频数据在FPGA 210中进行FIFO缓存。FPGA 210中的通讯模块314将音频数据进行协议封装和并串转换后发送给通讯接口340，由通讯接口340将封装好的数据发送给主端设备120。通讯接口340还负责接收来自主端设备120的命令，发送给FPGA 210进行处理。FPGA 210还负责通讯接口340的控制。
数模转换装置120从485总线上接收命令数据的过程如图4所示，具体为：数模转换装置120不断侦听485总线上的数据，按照协议帧格式内容在接收到开始定界符之后，获取帧目的地址，并判断目的地址是否匹配即判断是否为发送到数模转换装置120的数据帧，如果是，则将命令数据发送到命令控制模块312。
通讯模块在对接收的音频数据进行转发前，对音频数据进行了协议封装和串并转换。具体地，协议封装模块3144除了要产生应答测试数据之外，还要负责将应答的数据依照帧格式进行协议封装，使其满足通讯协议的帧格式，并对要发送出去的音频数据进行校验，将校验数据嵌入协议帧中。协议封装模块的工作流程如图5所示。并串转换模块3142负责将协议封装模3144发出的8bits并行应答数据存入FIFO，之后根据相应的485传输频率将FIFO中的数据转换为符合485协议标准的串行数据，给每8bits串行数据前加入起始位、停止位，并串转换流程图5所示。
本实施例提供的数模转化装置的体积小、集成化程度高，能够实现分布式组网通讯和同步采样，此外，装置中模块化的设计适合应用于各种数据采集传输系统中，如物联网系统、水下声学信号采集系统、地震勘探系统等，具有广阔的应用前景。
以上所述的具体实施方式对本发明的技术方案和有益效果进行了详细说明，应理解的是以上所述仅为本发明的最优选实施例，并不用于限制本发明，凡在本发明的原则范围内所做的任何修改、补充和等同替换等，均应包含在本发明的保护范围之内。