一种NFC调试数据下载装置的制作方法

本实用新型涉及一种NFC调试数据下载装置。

背景技术：

目前基于嵌入式平台对近场通信(Near Field Communication，NFC)支付模块进行NFC支付模块代码调试时，NFC调试数据的下载一般是通过串行总线进行下载的，计算机串口通过与中央处理器(Central Processing Unit，CPU)的连接进行数据通信，使用串行总线方式对NFC调试数据即编译后的目标代码进行下载时，因为串行总线方式只有1条信号传输线路，如果NFC调试数据的目标代码量一旦变大时，调试数据下载过程中速度就会变的非常缓慢，消耗大量的时间，影响NFC支付模块调试的进程。

技术实现要素：

鉴于现有技术中存在的技术缺陷和技术弊端，本实用新型实施例提供克服上述问题或者至少部分地解决上述问题的一种NFC调试数据下载装置。

作为本实用新型实施例的一个方面，涉及一种NFC调试数据下载装置，包括：中央处理器CPU，与CPU连接的快闪只读存储器FLASH ROM、近场通信NFC支付模块和随机存取存贮器RAM，设置在CPU和FLASH ROM之间的计算机并口；

中央处理器CPU，用于当需要下载NFC支付模块代码时，通过计算机并口控制FLASH ROM处于非工作状态，并通过计算机并口将所述NFC支付模块代码下载到RAM空间中；下载完成后，通过计算机并口控制FLASH ROM恢复正常工作状态。

在一个实施例中，可以是，所述中央处理器CPU，通过计算机并口的复位输出接口拉低复位信号电平，使FLASH ROM处于非工作状态。

在一个实施例中，可以是，所述FLASH ROM与CPU之间的数据信号接口的信号连接线之间分别并联连接所述计算机并口的输出数据接口的对应物理管脚。

在一个实施例中，可以是，所述FLASH ROM与CPU之间的复位RESET物理管脚的信号连接线之间并联连接所述计算机并口的复位输出接口的物理管脚。

在一个实施例中，可以是，所述CPU，具体用于通过计算机并口把所述NFC支付模块代码下载到数据总线，读取所述NFC支付模块代码后搬运到RAM空间中。

在一个实施例中，可以是，所述计算机并口的输出数据接口为2至9物理管脚，分别对应为D0至D7信号接口。

在一个实施例中，可以是，所述计算机并口的复位输出接口为14物理管脚，对应为自动进给AUTO FEED信号接口。

在一个实施例中，可以是，所述计算机并口通过所述AUTO FEED信号接口发送低电平信号，使得所述FLASH ROM处于复位状态，形成通过所述计算机并口的D0至D7信号接口，将NFC支付模块代码下载到CPU，并经CPU搬运至所述RAM空间的结构。

在一个实施例中，可以是，所述计算机并口为DB25。

本实用新型实施例至少实现了如下技术效果：

本实用新型的NFC调试数据下载装置，将计算机并口并联在CPU与FLASH ROM之间的并行总线接口，在物理总线上巧妙的复用了CPU与FLASH ROM之间的并行总线接口，通过复位输出接口发送低电平信号，使得FLASHROM复位接口信号置零，FLASH ROM不能工作，计算机并口实现与CPU数据连接，可以直接把NFC调试数据即编译后的NFC支付模块代码通过CPU搬到RAM空间中去，相对于串行总线方式，使用计算机并口连接这样的并行总线方式，NFC支付模块代码下载时数据多位同时传输，极大的提高了NFC调试数据下载装置的下载速率，NFC调试数据下载装置的下载速率得到了极大的提高，提升了NFC支付模块调试的效率。

本实用新型的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本实用新型而了解。本实用新型的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所记载的结构来实现和获得。

下面通过附图和实施例，对本实用新型的技术方案做进一步的详细描述。

附图说明

附图用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与本实用新型的实施例一起用于解释本实用新型，并不构成对本实用新型的限制。在附图中：

图1为本实用新型实施例提供的一种NFC调试数据下载装置硬件结构示意图；

图2为本实用新型实施例提供的一种NFC调试数据下载装置的硬件结构连接示意图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

下面分别对本实用新型实施例提供的近场通信的终端的各种具体实施方式进行详细的说明。

实施例一：

参照图1，本实用新型实施例一提供的一种NFC调试数据下载装置，包括：中央处理器CPU1，与CPU1连接的快闪只读存储器(Flash read-only memory，FLASH ROM)2、近场通信NFC支付模块3和随机存取存贮器(Random Access Memory，RAM)4，设置在CPU1和FLASH ROM2之间的计算机并口5；

中央处理器CPU1，用于当需要下载NFC支付模块代码时，通过计算机并口5控制FLASH ROM 2处于非工作状态，并通过计算机并口将所述NFC支付模块代码下载到RAM 4空间中；下载完成后，通过计算机并口5控制FLASH ROM 2恢复正常工作状态。

在一个实施例中，可以是，所述中央处理器CPU1，通过计算机并口5的复位输出接口拉低复位信号电平，使FLASH ROM 2处于非工作状态。

具体的，可以是，所述CPU1通过数据连接线分别与所述FLASH ROM2、NFC支付模块3和RAM4连接，所述FLASH ROM2与CPU1之间的数据总线之间分别并联连接所述计算机并口5的输出数据接口，所述FLASH ROM2与CPU1之间的复位RESET信号连接线之间并联连接所述计算机并口5的复位输出接口。当需要下载NFC支付模块代码时，计算机并口5的复位输出接口发送低电平信号使FLASH ROM2的复位管脚置零，FLASH ROM2不能工作，此时通过计算机并口5将NFC支付模块代码下载到数据总线，通过CPU1读取并将其搬运至RAM空间，直至下载完毕后，释放计算机并口5的复位输出接口，使FALSH ROM正常工作，整个嵌入式平台恢复正常，从而NFC支付模块3可以进入正常的调试和测试模式。

在一个实施例中，可以是，所述FLASH ROM 2与CPU 1之间的数据信号接口的信号连接线之间分别并联连接所述计算机并口5的输出数据接口的对应物理管脚。

在一个实施例中，可以是，所述FLASH ROM 2与CPU 1之间的复位RESET物理管脚的信号连接线之间并联连接所述计算机并口5的复位输出接口的物理管脚。

在一个实施例中，可以是，所述CPU 1，具体用于通过计算机并口5把所述NFC支付模块代码下载到数据总线，读取所述NFC支付模块代码后搬运到RAM 4空间中。

本实用新型实施例的NFC调试数据下载装置，将计算机并口并联在CPU与FLASH ROM之间的并行总线接口，在物理总线上巧妙的复用了CPU与FLASH ROM之间的并行总线接口，通过复位输出接口发送低电平信号，使得FLASHROM复位接口信号置零，FLASH ROM不能工作，计算机并口实现与CPU数据连接，可以直接把NFC调试数据即编译后的NFC支付模块代码通过CPU搬到RAM空间中去，相对于串行总线方式，使用计算机并口连接这样的并行总线方式，NFC支付模块代码下载时数据多位同时传输，极大的提高了NFC调试数据下载装置的下载速率是使用计算机串口的方式的数倍，NFC调试数据下载装置的下载速率得到了极大的提高，提升了NFC支付模块调试的效率。

实施例二：

参照图2，本实用新型实施例二提供的一种NFC调试数据下载装置，包括：中央处理器CPU1，与CPU1连接的快闪只读存储器FLASH ROM2、近场通信NFC支付模块3和随机存取存贮器RAM4，设置在CPU1和FLASH ROM2之间的计算机并口5；

中央处理器CPU1，用于当需要下载NFC支付模块代码时，通过计算机并口5控制FLASH ROM 2处于非工作状态，并通过计算机并口将所述NFC支付模块代码下载到RAM 4空间中；下载完成后，通过计算机并口5控制FLASH ROM 2恢复正常工作状态。

在一个实施例中，可以是，所述FLASH ROM 2与CPU 1之间的8位数据信号接口D0至D7的信号连接线之间分别并联连接所述计算机并口5的输出数据接口为2至9的物理管脚，所述FLASH ROM 2与CPU 1之间的复位RESET物理管脚的信号连接线之间并联连接所述计算机并口5的一个复位输出接口14的物理管脚。

在一个实施例中，可以是，所述计算机并口5的输出数据接口为2至9物理管脚，分别对应为D0至D7信号接口。

在一个实施例中，可以是，所述计算机并口5的复位输出接口为14物理管脚，对应为自动进给AUTO FEED信号接口。

在一个实施例中，可以是，所述计算机并口5通过所述AUTO FEED信号接口发送低电平信号，使得所述FLASH ROM 2处于复位状态，形成通过所述计算机并口5的D0至D7信号接口，将NFC支付模块代码下载到CPU 1，并经CPU 1搬运至所述RAM 4空间的结构。

具体地，可以是，当上位机准备把编译好的NFC支付模块代码下载到单板的RAM 4中去时，首先通过计算机并口5的复位输出接口即物理管脚14把信号置零，让FLASH ROM 2处于不能工作状态，这时再通过计算机并口5的数据输出接口即物理管脚2、3、4、5、6、7、8和9把编译后的NFC支付模块代码下载到数据总线中去，CPU 1读取NFC支付模块代码后立刻搬运到RAM 4空间去，直到NFC支付模块代码下载完毕后，释放计算机并口5的物理管脚14和数据总线，整个嵌入式平台正常工作，从而NFC支付模块3也就可以进入正常的调试和测试模式。

作为本实用新型的一个具体实施例，可以是，所述计算机并口5为DB25。

本实用新型实施例的NFC调试数据下载装置，将计算机并口的8位数据接口D0至D7和一个输出接口AUTO FEED并联在CPU与FLASH ROM之间的并行数据总线，在物理总线上巧妙的复用了CPU与FLASH ROM之间的并行总线接口，通过输出接口AUTO FEED发送低电平信号，使得FLASHROM复位接口信号置零，FLASH ROM不能工作，计算机并口实现与CPU数据连接，可以直接把NFC调试数据即编译后的NFC支付模块代码通过CPU搬到RAM空间中去，相对于串行总线方式，使用本实用新型实施例的计算机并口连接这样的并行总线方式，NFC调试数据下载装置的下载速率是其8倍，NFC调试数据下载装置的下载速率得到了极大的提高，提升了NFC支付模块调试的效率。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。