为第二场效应管Q3。图中Ul为主控CPU、U2为被控CPU、U3为555时基芯片。
[0023]主控CPU的I/O端口经过第一限流电阻Rl与第一场效应管Ql的栅极连接，第一场效应管Ql的源极接地，漏极与电解电容Cl的正极连接，电解电容Cl的正极还经过第二上拉电阻R2与电源VCC连接。电解电容Cl的正极还与555时基芯片的管脚2连接，555时基芯片的各管脚连接情况为:管脚6、7同时与电解电容Cl与第二上拉电阻R2的节点连接，管脚4、8同时与电源VCC连接，管脚5与第一二极管Dl的负极连接，第一二极管Dl的正极与电源VCC连接，管脚3经过第三限流电阻R3与NPN三极管Q2的基极连接，管脚3还与第二二极管D2的负极连接，第二二极管D2的正极与NPN三极管Q2的发射极一起接地，NPN三极管Q2的集电极经第四限流电阻R4与电源VCC连接，集电极还与被控CPU的RST复位引脚连接。被控CPU的RST复位引脚还与第二场效应管Q3的栅极和源极连接，第二畅销管的漏极经第五上拉电阻与主控CPU的I/O端口连接。
[0024]本实施例的复位电路工作原理:
[0025]系统上电使整个电路工作时，此时电源VCC通过第二上拉电阻R2向电解电容Cl中充电，使得555时基芯片U3的管脚6电位不断升高，最终使管脚6的电位升至大于2/3VCC的电位，当主控CPU的信号输出稳定，开始被控CPU工作时，主控CPU使I/O端口电平拉高，则第一场效应管Ql导通，此时555时基芯片U3的管脚2电压低于1/3VCC (被电解电容Cl放电拉低)，电路复位定时结束，此时555时基芯片U3的管脚3输出高电平，NPN三极管Q2导通，被控CPU中的RST复位引脚被拉为低电平，555时基芯片U2复位开始，此时第二场效应管Q3的栅极与源极同时被拉为低电平，第二场效应管Q3导通，此时主控CPU的I/O端口被强制拉为低电平，当主控CPU通过I/O端口探测到被强制拉为低电平时，主控CPU通过指令使I/O端口电平保持为低电平(即由原来的高电平翻转为低电平)，此时第一场效应管Ql断开，此时电源VCC再次通过第二上拉电阻R2向电解电容Cl中充电，经过充电时间T后最终使被控555时基芯片U3的管脚2电平与管脚6的电平相同(即高于1/2VCC)，此时的管脚3输出为低电平，则NPN三极管Q2不导通，被控CPU的RST复位引脚、第二场效应管Q3的栅极与源极被拉为高电平，被控CPU复位结束并进入工作状态，第二场效应管Q3关闭，此后，该电路继续等待主控CPU的I/O端口电压是否为高电平，进而判断是否进入工作状态。
[0026]另外定时模块中的定时时间(充电时间T)由第二上拉电阻R2、电解电容Cl的参数值来决定。
[0027]上述555时基芯片U3的管脚I为接地端，管脚2为触发端，管脚3为输出端，管脚4为复位端，管脚5为控制电压端，管脚6为门限，管脚7为放电，管脚8为电源端。
[0028]综上所述，本实用新型的具有可控定时功能的复位电路是利用555定时器配合相关电阻、电容组成定时电路，然后在主控CPU (A)的控制下自由实现被控CPU (B)的复位工作。而且本实用新型技术实现简单，成本不高，通过外围的简单定时电路，实现定时复位控制，能有效节约CPU中的宝贵的定时器资源，实用性较强，市场前景广阔，推广性强。
[0029]以上所述本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同一种具有可控定时功能的复位电路结构的改进等，均应包含在本实用新型的保护范围之内。
【主权项】
1.一种具有可控定时功能的复位电路，其特征在于，包括通过总线连接在一起的主控CPU和被控CPU，所述主控CPU与一个开关控制模块电连接，所述开关控制模块与一个定时模块电连接，所述开关控制模块还与所述被控CPU的复位引脚电连接；所述主控CPU输出高/低电平给所述开关控制模块，所述开关控制模块在所述定时模块计时结束后，将所述被控CPU的复位引脚的电位先拉低再拉高，使所述被控CPU复位后进入工作状态。2.根据权利要求1所述的具有可控定时功能的复位电路，其特征在于，所述定时模块包括一个555时基芯片，所述555时基芯片的触发端与一个电解电容的正极电连接，所述电解电容的负极接地，所述电解电容的正极还经第二上拉电阻与电源电连接；所述555时基芯片的触发端和输出端还同时与所述开关控制模块电连接。3.根据权利要求2所述的具有可控定时功能的复位电路，其特征在于，所述555时基芯片的控制电压端与一个第一二极管的负极连接，所述第一二极管的正极与电源电连接。4.根据权利要求1所述的具有可控定时功能的复位电路，其特征在于，所述开关控制模块包括第一开关管、第二开关管和第三开关管； 所述第一开关管同时与所述主控CPU和所述定时模块电连接，所述主控CPU将所述第一开关管导通后所述定时模块被启动计时； 所述第二开关管同时与所述定时模块和所述被控CPU电连接，所述定时模块计时结束后将所述第二开关导通，使所述被控CPU的复位引脚的电位被拉低，所述被控CPU复位； 所述第三开关管同时与所述被控CPU和所述主控CPU电连接，所述被控CPU复位后将所述第三开关管导通，使所述主控CPU输出低电平，将所述第一开关管断开，所述定时模块再次被启动计时，所述定时模块计时结束后使所述第二开关管断开，将所述被控CPU的复位引脚电位拉高，所述被控CPU复位结束进入工作状态。5.根据权利要求4所述的具有可控定时功能的复位电路，其特征在于，所述第一开关管选用NMOS场效应管，所述NMOS场效应管定义为第一场效应管；所述第一场效应管的栅极经过第一限流电阻与所述主控CPU的I/O端口电连接；所述第一场效应管的源极接地，所述第一场效应管的漏极与所述定时模块电连接。6.根据权利要求4所述的具有可控定时功能的复位电路，其特征在于，所述第二开关管选用NPN三极管，所述NPN三极管的基极经第三限流电阻与所述定时模块电连接，所述NPN三极管的集电极与所述被控CPU的复位引脚电连接，所述NPN三极管的发射极接地。7.根据权利要求6所述的具有可控定时功能的复位电路，其特征在于，所述第三限流电阻与所述定时模块电连接的一端还与第二二极管的负极电连接，所述第二二极管的正极接地。8.根据权利要求4所述的具有可控定时功能的复位电路，其特征在于，所述第三开关管选用PMOS场效应管，所述PMOS场效应管定义为第二场效应管，所述第二场效应管的栅极和源极同时与所述被控CPU的复位引脚电连接，所述第二场效应管的漏极经第五上拉电阻与所述主控CPU的I/O端口电连接。
【专利摘要】本实用新型公开了一种具有可控定时功能的复位电路包括主控CPU和被控CPU,主控CPU工作在前，被控CPU工作在后。当主控CPU运行后需被控CPU运行时。主控CPU输出高电平给开关控制模块，开关控制模块接收到后将定时模块启动计时。定时模块计时结束后，开关控制模块将被控CPU复位引脚的电位拉低，使被控CPU复位。开关控制模块根据被控CPU的复位电位，给主控CPU传输低电平，使主控CPU持续输出低电平，让开关控制模块再次将定时模块启动计时结束后，开关控制模块将被控CPU复位引脚的电位拉高，让被主控CPU复位结束进入工作状态。因此本实用新型的复位电路在成本不高的情况下，能够实现定时复位控制，有效地节约了CPU中宝贵的定时器资源。
【IPC分类】G06F1/24, H03K17/22
【公开号】CN204925985
【申请号】CN201520645686
【发明人】董坤
【申请人】潍坊歌尔电子有限公司
【公开日】2015年12月30日
【申请日】2015年8月25日