存储器元件840至846，其可通过上述配置位进行编程。因此，可在设备诸如图7和图8的设备或任何其它合适的设备中实施上述电路和方法。
[0049]现转向图9，其示出了互连电路的框图，所述互连电路具有耦合到图8的设备的可配置逻辑元件的输入端的可控延迟。如图9中所示，互连元件902耦合到一或多个互连多路复用器904，所述互连多路复用器904的输出端耦合到具有用户可选择延迟元件的延迟电路906。具体地，所述延迟电路906包括耦合到多路复用器910的第一输入端909的延迟元件908。所述多路复用器904的非延迟输出端耦合到所述多路复用器910的第二输入端912，其通过存储器元件914进行控制。这些任选的延迟元件可被实施以补偿大范围的延迟。尽管示出了单个延迟元件，但应当理解，也可使用多个延迟元件或者具有很多分接头的可编程延迟元件。使用用于补偿小偏斜的任选缓冲器，同时所述延迟元件使得能够补偿约一半时钟周期的大偏斜。尽管任选的延迟提供这样的优势，所述优势为通过实现延迟线中所需的分接头来允许从非常低的值到高值对一些偏斜进行补偿，但实现所述范围的偏斜补偿的成本在每个任选延迟缓冲器的大量分接头的方面可为高的。
[0050]现转向图10，示出了一种用于对具有可编程资源的设备进行编程的系统的框图。具体地，计算机1002经耦合以接收来自存储器1006的电路设计1004，并生成存储在非易失性存储器1006中的配置比特流。如下面更详细地描述，所述电路设计可为高级设计，诸如在硬件描述语言(HDL)中定义的电路设计。此外，所述计算机可经配置以运行生成配置比特流的软件，所述配置比特流存储在所述非易失性存储器1008中并被提供到集成电路1010，所述集成电路1010可为可编程集成电路，诸如上述图7至9中的集成电路。
[0051]现转向图11，流程图示出在集成电路设备中处理数据的方法。在方框1102处生成设计。然后在方框1104处提供所述设计的布置。基于方框1106处的布置对所述设计进行路由。然后在方框1108处确定是否满足保持时间。如果满足，则在方框1110处生成比特流。如果不满足，则在方框1112处改变未满足其保持时间的源寄存器。然后在方框1114处确定是否需要置换用户寄存器。如果不需要置换，则在方框1106处再次对设计进行路由。如果需要置换，则在方框1116处移除并取代寄存器，并且在方框1104处再次布置所述设计。
[0052]现转向图12，另一个流程图示出在集成电路设备中处理数据的方法。在方框1202处，在集成电路设备中实施查找表。在方框1204处，选择电路親合到所述查找表的输出端。在方框1206处，所述选择电路的第一输出被路由到第一寄存器的输入，并且所述第一寄存器的输出端耦合到所述选择电路的输入端。在方框1208处，第二寄存器被实施为锁存器。在方框1210处，所述选择电路的第二输出端耦合到所述第二寄存器的输入端。在方框1212处，提供经耦合以接收时钟信号的第一反相器，其中所述时钟信号耦合到所述第一寄存器的输入端，并且所述第一反相器的输出端耦合到所述第二寄存器的时钟输入端。在方框1214处，在第一可配置逻辑元件的所述第二寄存器的输出端与第二可配置逻辑元件的第三寄存器的输入端之间路由路径。在方框1216处，在所述第二寄存器的输出端到所述第二可配置逻辑元件的第三寄存器的输入端之间建立最小路径。然后在方框1218处，确定在所述第二寄存器的输出端到所述第二可配置逻辑元件的第三寄存器的输入端之间的最小路径中是否满足保持时间。如果不满足保持时间，则在方框1220处对所述第二寄存器的输出端到所述第二可配置逻辑元件的第三寄存器的输入端之间的路径进行重新路由。如果满足保持时间，则在方框1222处生成配置比特流。
[0053]可因此理解的是，已经描述了在集成电路设备中处理数据的电路和方法。本领域技术人员将理解的是，将会看到存在结合所公开的发明的许多替代方案和等价物。因此，本发明不应受限于前述实施例，而是仅通过以上权利要求限制。
【主权项】
1.一种用于在集成电路设备中处理数据的电路，所述电路包括: 选择电路； 第一寄存器，所述第一寄存器耦合到所述选择电路的第一输出端； 第二寄存器，所述第二寄存器被实施为锁存器并且耦合到所述选择电路的第二输出端；以及 信号线，所述信号线在所述第一寄存器的所述输出端与所述选择电路的输入端之间耦合； 其中所述选择电路实现所述第一寄存器的输出信号到所述第二寄存器的输入端的所述親合。2.根据权利要求1所述的电路，其中所述信号线包括专用信号线。3.根据权利要求1所述的电路，其进一步包括经耦合以接收时钟信号的第一反相器，其中所述第一反相器的输出端耦合到所述第二寄存器的时钟输入端。4.根据权利要求3所述的电路，其进一步包括第一时钟控制电路，所述第一时钟控制电路具有时钟选择多路复用器，所述时钟选择多路复用器经耦合以在第一输入端处接收所述时钟信号并且进一步经耦合以在第二输入端处接收在所述第一反相器的所述输出端处生成的反相时钟信号。5.根据权利要求4所述的电路，其进一步包括: 第二时钟控制电路，所述第二时钟控制电路具有第二反相器，所述第二反相器包括耦合到所述第一反相器的输入端的输出端；以及 其中所述第二时钟控制电路实现输入时钟信号或反相输入时钟信号到所述第一反相器的所述输入端的所述耦合。6.根据权利要求1所述的电路，其进一步包括配置存储器，所述配置存储器具有配置位，所述配置位用于配置所述选择电路以实现所述第一寄存器的所述输出端到所述第二寄存器的所述输入端的所述耦合。7.根据权利要求6所述的电路，其中所述配置存储器具有用于将所述第二寄存器配置为锁存器的配置位。8.一种用于在集成电路设备中处理数据的电路，所述电路包括: 多个可配置逻辑元件，每个可配置逻辑元件包括: 查找表； 选择电路，所述选择电路耦合到所述查找表的输出端； 第一寄存器，所述第一寄存器耦合到所述选择电路的第一输出端；以及 第二寄存器，所述第二寄存器被实施为锁存器并且耦合到所述选择电路的第二输出端; 其中所述选择电路实现所述第一寄存器的输出端到所述第二寄存器的输入端的所述親合；以及 可编程互连元件，所述可编程互连元件能够经配置以将所述多个可配置逻辑元件中的第一可配置逻辑元件的输出端耦合到所述多个可配置逻辑元件中的第二可配置逻辑元件的输入端。9.根据权利要求8所述的电路，其中所述多个可配置逻辑元件中的每个可配置逻辑元件进一步包括第一时钟控制电路，所述第一时钟控制电路具有时钟选择多路复用器及第一反相器，所述第一反相器经耦合以接收时钟信号，所述时钟选择多路复用器经耦合以在第一输入端处接收所述时钟信号并且进一步经耦合以在第二输入端处接收在所述第一反相器的输出端处生成的反相时钟信号。10.根据权利要求9所述的电路，其中所述多个可配置逻辑元件中的每个可配置逻辑元件进一步包括: 第二时钟控制电路，所述第二时钟控制电路具有第二反相器，所述第二反相器包括耦合到所述第一反相器的输入端的输出端； 其中所述第二时钟控制电路实现输入时钟信号或反相输入时钟信号到所述第一反相器的所述输入端的所述耦合。11.根据权利要求8所述的电路，其进一步包括具有配置位的配置存储器，所述配置位用于配置所述多个可配置逻辑元件中的可配置逻辑元件的所述选择电路，以实现所述第一寄存器的输出端到所述第二寄存器的输入端的所述耦合。12.根据权利要求11所述的电路，其中所述配置存储器具有用于将所述可配置逻辑元件的所述第二寄存器配置为锁存器的配置位。13.根据权利要求11所述的电路，其中每个可配置逻辑元件包括信号线，所述信号线在所述第一寄存器的所述输出端与所述选择电路的输入端之间耦合。14.根据权利要求8所述的电路，其中所述多个可配置逻辑元件中的每个可配置逻辑元件进一步包括信号线，所述信号线在所述第一寄存器的所述输出端与所述选择电路的输入端之间耦合。
【专利摘要】一种用于在集成电路设备中处理数据的电路，包括：选择电路；第一寄存器，其耦合到所述选择电路的第一输出端；第二寄存器，其被实施为锁存器并耦合到所述选择电路的第二输出端；以及信号线，其在所述第一寄存器的所述输出端与所述选择电路的输入端之间耦合。所述选择电路实现所述第一寄存器的输出信号到所述第二寄存器的输入端的耦合。还公开了一种用于在集成电路设备中处理数据的方法。
【IPC分类】G06F13/38
【公开号】CN205068374
【申请号】CN201520732569
【发明人】圣托许·库玛·述德
【申请人】吉林克斯公司
【公开日】2016年3月2日
【申请日】2015年9月21日
【公告号】US20160098059