专利名称：测试装置的制作方法
技术领域：
本发明关于一种测试装置。特别是关于一种对被测试元件进行测试的测试装置。而且，本申请与申请日为2003年4月16日的日本专利的申请案2003-112124有关。对文献的参照及组入承认的指定国而言，参照下述申请所记述的内容是组入本申请，并作为本申请的记述的一部分。
背景技术：
记忆体测试装置将图形生成器产生的位址信号及测试信号施加在被测试记忆体上并进行写入。然后，将从被测试记忆体读出的测试信号，与图形生成器对应测试信号而产生的期望值信号进行比较，并将比较结果储存于不良解析记忆体。然后，对不良解析记忆体中所储存的比较结果进行解析，并判定被测试记忆体的好坏。
近年，随着MPU的动作频率的高速化，DRAM等被测试记忆体的动作速度也呈高速化。对此，习知的记忆体测试装置所使用的不良解析记忆体，由与DRAM相比储存容量的提高缓慢的SRAM构成。因此，藉由利用复数个SRAM构成不良解析记忆体并使其进行交叉存取动作，可实现一种与被测试记忆体具有同等的动作速度及储存容量的不良解析记忆体。
但是，DRAM等被测试记忆体的动作速度，目前正在不断地向高速化发展，为了利用复数个SRAM的交叉存取动作而实现与被测试记忆体相同的动作速度，需要非常多的SRAM。
例如，如使用4个SRAM而利用4路交叉存取动作实现动作频率125MHz的被测试记忆体的测试，则为了实现动作频率1GHz的测试记忆体的测试，必须使用32个SRAM而进行32路交叉存取动作。而且，由于一般每个SRAM的储存容量为每个DRAM的储存容量的1/16～1/8，所以为了实现动作频率1GHz的测试记忆体的测试，至少需要256个SRAM。
另外，在记忆体测试装置中，同时进行多个被测试记忆体的测试以降低测试成本是一种常识，多是同时对128个被测试记忆体进行测试。因此，在对1个被测试记忆体需要256个SRAM的情况下，当同时测试128个被测试元件时，就需要32768个SRAM。因此，如再加上周边电路，则存在只是不良解析记忆体就形成非常大型且高价的装置的问题。
发明内容
因此，本发明的目的是提供一种能够解决上述课题的测试装置。该目的藉由申请专利范围中的独立项所记述的特征的组合而达成。而且，从属项规定了本发明的更加有利的具体例子。
为了达成该目的，本发明的形态所提供的对被测试元件进行测试的测试装置，包括产生供给至被测试元件位址信号及测试信号，以及被供给测试信号的被测试元件应输出的期望值信号的图形生成器、依据测试信号将被测试元件输出的输出信号和期望值信号进行比较，并在输出信号和期望值信号不一致的情况下产生失效信号的逻辑比较器、在图形生成器产生的位址信号所表示的位址区域，储存逻辑比较器产生的失效信号的不良解析记忆体。其中不良解析记忆体具有将图形生成器产生的位址信号的值即失效位址值，及逻辑比较器产生的失效信号的值即失效数据值，作为1组数据依次在不同的位址区域进行储存的第1储存部、从第1储存部读出失效位址值及失效数据值的组合，并在失效位址值表示的位址区域将失效数据值进行储存的第2储存部。
不良解析记忆体具有复数个第1储存部，复数个第1储存部也可利用交叉存取动作，将图形生成器产生的位址信号的值即失效位址值，及逻辑比较器产生的失效信号的值即失效数据值作为1组数据依次在不同的位址区域中进行储存。
第2储存部也可读出从第1储存部读出的失效位址值表示的位址区域所保持的数据，并将该数据和从第1储存部读出的失效数据值的逻辑和，在从第1储存部读出的失效位址值所表示的位址区域中进行储存。
不良解析记忆体还可具有对第1储存部储存的失效数据值的个数即储存个数，或第2储存部从第1储存部读出并储存的失效数据值的个数即读出个数进行计数的数据计数部、将数据计数部计算的储存个数进行保存的数据数保存部、在数据数保存部保存储存个数并初始化数据计数部以后，将数据数保存部所保存的储存个数和数据计数部所计算的读出个数进行比较，在储存个数和读出个数一致的情况下，用于产生使第2储存部从第1储存部读出失效数据值的处理停止的停止信号的停止信号生成部。
也可还具有对第1储存部储存的失效数据值的个数即储存个数进行计数的数据计数部、对第1储存部应储存的失效数据值的个数即必要储存个数进行保存的数据数保存部、将数据计数部计算的储存个数和数据数保存部保存的必要储存个数进行比较，并在储存个数和必要储存个数一致的情况下，产生用于使第1储存部储存失效数据值的处理停止的停止信号的停止信号生成部。其中在数据数保存部保存之前述必要储存个数大于第1储存部可储存的失效数据值的个数即可储存个数的状态下，进行被测试元件的测试，从而使第1储存部在储存了可储存个数的失效数据值后，在超过可储存个数之前所取得并储存的失效数据值上进行重写，并将超过可储存个数之后取得的失效数据值进行储存。第2储存部读出第1储存部所储存的失效数据值并进行储存，然后，在数据数保存部将可保存个数以下的个数作为必要储存个数而进行保存的状态下，再次进行被测试元件的测试，从而使第1储存部再次储存必要储存个数的失效数据值，第2储存部再次读出第1储存部所储存的失效数据值。
也可还具有对被测试元件的测试中所产生的失效数据值的个数即产生个数进行计数的第1数据计数部、藉由以第1储存部能够储存的失效数据值的个数即可储存个数，除第1数据计数部所计算的产生个数，而计算出所必须的测试次数，用于使第2储存部对在被测试元件的测试中产生的所有的失效数据值进行储存的测试次数计算部、对第1储存部应储存的失效数据值的个数即必要储存个数进行保存的数据保存部、对第1储存部储存的失效数据值的个数即储存个数进行计算的第2数据计数部、将数据数保持部保持的必要储存个数和第2数据计数部计算的储存个数进行比较，在必要储存个数和储存个数一致时，产生用于使第1储存部储存失效数据值的处理停止的停止信号的停止信号生成部。其中在数据数保存部将可保存个数作为必要储存个数而保存的状态下，进行被测试元件的测试，而使第1储存部将可储存个数的失效数据进行储存，第2储存部读出第1储存部储存的失效数据值并进行储存，然后，在数据数保存部将可储存个数的2倍作为必要储存个数而保存的状态下，再次进行被测试元件的测试，而使第1储存部储存可储存个数的失效数据值后，再重写可储存个数的失效数据值并进行储存。第2储存部读出第1储存部储存的失效数据值并进行储存，然后，一面使数据数保存部所保存的必要储存个数以可储存个数为单位增加，且反复进行被测试元件的测试直到个数达到可储存个数乘测试次数为止，一面使第2储存部反复读出第1储存部所储存的失效数据值并进行储存，且将被测试元件的测试中所产生的全部失效数据值进行储存。
第2储存部也可在第1储存部将失效数据值依次进行储存的同时而被初始化。也可还配备有在第1储存部依次储存失效数据值时，读出第2储存部储存的失效数据值并进行解析的解析装置。
另外，上述的发明概要并没有列举本发明所有的必要特征，这些特征群的子集也为本发明的范畴。
图1所示为测试装置10的构成的一个例子。
图2所示为不良解析记忆体108的构成的第1个例子。
图3所示为不良解析记忆体108的构成的第2个例子。
图4所示为位址生成部202的构成的第1个例子。
图5所示为位址生成部202的构成的第2个例子。
10测试装置20被测试元件100定时脉冲生成器102图形生成器104波形整形器106逻辑比较器108不良解析记忆体110解析装置200位址格式部202位址生成部202a、202b位址生成部204写入控制部206第1储存部206a、206b第1储存部208第2储存部210多工器300数据计数部300a、300b数据计数部302数据数保存部304停止信号生成部具体实施方式
下面通过发明的实施形态对本发明进行说明，但是以下的实施形态并不对关于权限要求范围的发明进行限定，而且实施形态中所说明的全部的特征的组合也未必是发明的必须解决方法。
图1所示为关于本发明的一实施形态的测试装置10的构成的一个例子。测试装置10包括定时脉冲生成器100、图形生成器102、波形整形器104、逻辑比较器106、不良解析记忆体108及解析装置110。测试装置10藉由在被测试元件20上施加测试信号而进行测试。被测试元件20为例如DRAM系列的记忆体等被测试记忆体。
图形生成器102依据定时脉冲生成器100产生的基准时脉，产生向被测试元件20供给的位址信号，以及包括数据信号及控制信号的测试信号。而且，图形生成器102产生被供给测试信号的被测试元件20依据所供给的测试信号而应输出的期望值信号。图形生成器102向波形整形器104供给位址信号及测试信号，并向不良解析记忆体108供给位址信号，且向逻辑比较器106供给期望值信号。波形整形器104将从图形生成器102取得的位址信号及测试信号进行整形，并供向被测试元件20。
逻辑比较器106依据波形整形器104所供给的测试信号，将被测试元件20输出的输出信号和从图形生成器102取得的期望值信号进行比较，并判定被测试元件20的好坏。而且，逻辑比较器106在被测试元件20输出的输出信号和从图形生成器102取得的期望值信号不一致时，产生失效信号。逻辑比较器106将失效信号供向不良解析记忆体108。不良解析记忆体取得图形生成器102产生的位址信号，并在位址信号表示的位址区域中，将逻辑比较器106产生的失效信号进行储存。
解析装置110可为例如工作站，在被测试元件20的测试结束后，读出不良解析记忆体中所储存的失效信号，并求不良储存单元的指定、不良储存单元的分布等，且进行不良原因的解析。而且，将解析结果反馈至记忆体制造流程，而谋求成品率的提高。
图2所示为关于本实施形态的不良解析记忆体108的构成的第1个例子。关于本发明的不良解析记忆体108包括位址格式部200、位址生成部202、写入(write)控制部204、第1储存部206及第2储存部208。
位址格式部200从图形生成器102取得位址信号，并供向第1储存部206。位址信号包括行位址和列位址。写入控制部204在从逻辑比较器106取得失效信号的情况下，输出对位址生成部202的INC命令及对第1储存部206的写入命令。位址生成部202依据写入控制部204发出的INC命令，增加位址且供向第1储存部206。
第1储存部206为在被测试元件20的测试中临时保存失效信号的记忆体，将图形生成器102产生的位址信号的值即失效位址值及逻辑比较器106产生的失效信号的值即失效数据值作为一组数据，根据位址生成部202产生的位址，依次在不同的位址区域中进行储存。
第1储存部206的动作速度，即例如储存数据的速度，与被测试元件20的动作速度，即例如储存数据的速度相等为佳。而且，第1储存部206的储存容量也可小于被测试元件20的储存容量。
第2储存部208为在被测试元件20的测试后从第1储存部206读出失效信号并进行保存的SRAM等记忆体，从第1储存部206读出失效位址值及失效数据值的组合，并在失效位址值所示的位址区域储存失效数据值。具体地说，第2储存部208将从第1储存部206读出的失效数据值表示的位址区域所保存的数据读出，并将该数据与从第1储存部206读出的失效数据值的逻辑和，在从第1储存部206所读出的失效位址值表示的位址区域中进行储存。即，第2储存部208利用读数修正写入动作而写入失效数据值。
第2储存部208的动作速度也可慢于被测试元件20的动作速度。而且，第2储存部208的动作速度也可慢于第1储存部206的动作速度。而且，第2储存部208的储存容量大于第1储存部206的储存容量，且与被测试元件20的储存容量相同为佳。
这样，藉由利用将失效位址值及失效数据值随着测试依次进行储存的第1储存部206、从测试结束开始从第1储存部206读出失效数据值并进行储存的第2储存部208而构成不良解析记忆体108，可使测试装置10有效地进行动作。即，可在第1储存部206依次储存失效数据值的同时，使第2储存部208初始化。而且，在第1储存部206依次储存失效数据值的同时，解析装置110可从第2储存部208读出失效数据值并进行解析。因为第2储存部208是在与利用习知技术的不良解析记忆体相同的状态下对失效数据值进行储存，所以解析装置110可利用与习知技术相同的软件等进行被测试元件20的解析。
图3为关于本实施形态的不良解析记忆体108的构成的第2个例子。关于本发明的不良解析记忆体108包括位址格式部200、复数个位址生成部202a及202b、写入控制部204、复数个第1储存部206a及206b、第2储存部208以及多工器210。除了以下所说明的部分以外，关于本例的不良解析记忆体108的构成及动作，与图2所示的关于第1个例子的不良解析记忆体108的构成及动作是相同的，所以省略部分说明。另外，位址生成部202a及202b与位址生成部202具有相同的机能，第1储存部206a及206b与第1储存部206具有相同的机能。
位址格式部200从图形生成器102取得位址信号，并供向第1储存部206a及206b。写入控制部104在从逻辑比较器106取得失效信号时，输出对位址生成部202a及202b的INC命令、对第1储存部206a及206b的写入命令及对多工器210的选择命令。位址生成部202a依据来自写入控制器204的INC命令，对供给第1储存部206a的位址进行计数并输出。位址生成部202b依据来自写入控制器204的INC命令，对供给第1储存部206a的位址进行计数并输出。
复数个第1储存部206a及206b利用交叉存取动作，将失效位址值及失效数据值作为1组数据，根据位址生成部202a或202b产生的位址，依次在不同的位址区域中进行储存。具体地说，复数个第1储存部206a及206b根据写入控制部204的控制，依次将失效位址值及失效数据值进行储存。多工器210依据写入控制部204的选择命令，从第1储存部206a或206b读出失效位址值及失效数据值的组合，并供向第2储存部208。
而且，在另一例子中，首先第1储存部206a将失效位址值及失效数据值依次进行保存。然后，在第1储存部206a的储存容量小于一定的大小时，写入控制部204进行控制以替代第1储存部206a而使第1储存部206b保存失效位址值及失效数据值，且第1储存部206b将失效位址值及失效数据值依次进行保存。第2储存部208也可在写入动作由第1储存部206a转移至第1储存部206b，且第1储存部206b将失效位址值及失效数据值进行储存时，从第1储存部206a读出数据并进行储存。藉此，能够降低从被测试元件20的测试结束后的第1储存部206a及206向第2储存部208进行数据储存所需的时间。
图4所示为关于本实施形态的位址生成部202的构成的第1个例子。关于本例的位址生成部202具有数据计数部300、数据数保存部302及停止信号生成部304。
数据计数部300一面对第1储存部206储存的失效数据值的个数即储存个数进行计数，一面指定第1储存部206的位址，并在第1储存部206写入失效数据值。而且，在被测试元件20的测试结束后，数据保存部302在被测试元件20的测试中，取得数据计数部300计算的储存个数并进行保存。
接着，在数据计数部300被初始化后，当第2储存部208将第1储存部206保存的失效数据值读出并储存时，数据计数部300一面对第2储存部208从第1储存部206读出并储存的失效数据值的读出个数进行计数，一面指定第1储存部206的位址，并向第1储存部206输出失效数据值。停止信号生成部304将数据保存部300所保存的储存个数、数据计数部300所计算的读出个数进行比较。而且，停止信号生成部304在储存个数与读出个数一致的情况下，产生用于使第2储存部208从第1储存部206读出失效数据值的处理停止的停止信号，并供向数据计数部300。
当数据计数部300取得停止信号生成部304所产生的停止信号时，停止读出个数的计数，即对第1储存部206的位址的计数。藉此，可使利用第2储存部208的从第1储存部206的失效数据值的读出停止。因此，第2储存部208可只将第1储存部206储存的失效数据值进行读出写入，能够省略多余的读出及写入动作，可降低从被测试元件20的测试结束后的第1储存部206a及206向第2储存部208进行数据储存所需的时间。
而且，在另一例子中，数据保存部302也可将第1储存部206应储存的失效数据值的个数即必要储存个数进行保存。然后，数据计数部300一面将第1储存部206储存的失效数据值的储存个数进行计数，一面指定第1储存部206的位址，并在第1储存部206写入失效数据值。停止信号生成部304将数据保存部300所保存的必要储存个数和数据计数部300所计算的储存个数进行比较。然后，停止信号生成部304在必要储存个数和储存个数一致的情况下，产生用于使第1储存部206写入失效数据值的处理停止的停止信号，并供向数据计数部300。数据计数部300在取得停止信号生成部304产生的停止信号后，停止储存个数的计数，即对第1储存部206的位址的计数。藉此，使利用第1储存部206的失效数据值的写入停止。
在数据数保存部302保存大于第1储存部206可储存的失效数据值的个数即可储存个数的必要储存个数的状态下，进行被测试元件20的测试。藉此，第1储存部206在将可储存个数的失效数据值进行储存后，在超过可储存个数前取得并储存的失效数据值上进行重写，并将超过可储存个数后取得的失效数据值进行储存。然后，在被测试元件20的测试结束后，第2储存部208将第1储存部206储存的失效数据值读出并储存。
这里，因为第1储存部206中储存有被重写的失效数据值，所以第2储存部208不能取得被重写前第1储存部206所储存的部分的失效数据值。因此，在数据数保存部302将可储存个数以下、被重写的失效数据值的个数以上的个数作为必要可能个数进行保存的状态下，再次进行被测试元件20的测试。藉此，第1储存部206再次储存必要储存个数的失效数据值。然后，在被测试元件20的测试再次完成之后，第2储存部208再次读出第1储存部206所储存的失效数据值并进行储存。利用这种方法，可轻松地取得第1储存部206能够储存的失效数据值以上的数据。
图5所示为关于本实施形态的位址生成部202的构成的第2个例子。关于本例的位址生成部202具有数据计数部300a及300b、数据数保存部302以及停止信号生成部304。
数据计数部300a对在被测试元件20的测试中所产生的失效数据值的个数即产生个数进行计数，并供向解析装置110。解析装置110为本发明的测试次数计算部的一个例子，藉由利用第1储存部206能够储存的失效数据值的个数即可储存个数，除数据计数部300a所计算的产生个数，可算出所需的被测试元件20的测试次数，用于使第2储存部208储存在被测试元件20的测试中产生的全部失效数据值。
在数据保存部302将第1储存部206可储存的失效数据值的个数即可储存个数作为必要储存个数进行保存的状态下，进行被测试元件20的测试。数据计数部300b一面对第1储存部206所储存的失效数据值的储存个数进行计数，一面指定第1储存部206的位址，并在第1储存部206中写入失效数据值。停止信号生成部304将数据保存部302所保存的必要储存个数和数据计数部300b所计算的储存个数进行比较。然后，停止信号生成部304在必要储存个数和储存个数一致的情况下，产生用于使第1储存部206写入失效数据值的处理停止的停止信号，并供向数据计数部300b。数据计数部300b在取得停止信号生成部304产生的停止信号后，停止储存个数的计数，即对第1储存部206的位址的计数。藉此，使利用第1储存部206的失效数据值的写入停止。利用以上的动作，第1储存部206将可储存个数的失效数据值进行储存。然后，在被测试元件20的测试结束之后，第2储存部208读出第1储存部206所储存的可储存个数的失效数据值并进行储存。
接着，在数据保存部302将第1储存部206可储存的失效数据值的个数即可储存个数的2部作为必要储存个数进行保存的状态下，进行被测试元件20的测试。藉此，第1储存部206在将可储存个数的失效数据值进行储存之后，再次重写可储存个数的失效数据值并进行储存。然后，在被测试元件20的测试结束之后，第2储存部208读出第1储存部206所储存的可储存个数的失效数据值并进行储存。
然后，一面使数据数保存部302所保存的必要储存个数以可储存个数为单位增加，且反复进行被测试元件20的测试直到个数达到可储存个数乘解析装置110计算出的测试次数为止，一面使第2储存部208以可储存个数为单位反复读出第1储存部206所储存的失效数据值并进行储存。而且，第2储存部208将被测试元件20的测试中所产生的全部失效数据值进行储存。利用这种方法，即使在第1储存部206可储存的失效数据值小的情况下，也能够取得在被测试元件20的测试中所产生的全部的失效数据值。
在本例中，一面使数据数保存部302所保存的必要储存个数以可储存个数为单位增加，且反复进行被测试元件20的测试，一面使第2储存部208以可储存个数为单位反复读出第1储存部206所储存的失效数据值并进行储存，但是在另外的例子中，也可一面使数据数保存部302所保存的必要储存个数以小于可储存个数的个数为单位增加，且反复进行被测试元件20的测试，一面使第2储存部208以可储存个数为单位反复读出第1储存部206所储存的失效数据值并进行储存。而且，也可边一面变化使数据数保存部302所保存的必要储存个数增加的个数一面进行增加，且反复进行被测试元件20的测试，边使第2储存部208以可储存个数为单位反复读出第1储存部206所储存的失效数据值并进行储存。
如利用本实施形态的测试装置10，第1储存部206将失效位址值及失效数据值作为1组数据依次进行储存，所以能够有效地活用储存容量，从而可降低第1储存部206的个数。另外，由于是将第1储存部206所储存的失效位址值及失效数据值的组合在第2储存部208进行展开，并与利用习知技术的不良解析记忆体以相同的状态储存失效数据值，所以解析装置110可利用与习知技术相同的软件等，对被测试元件20进行解析。
上面利用实施形态对本发明进行了说明，但是本发明的技术范围并不限定于上述实施形态所记述的范围。可在上述实施形态上加以多种多样的变更或改良。这种加以变更或改良的形态也可包含在本发明的技术范畴中，这一点由专利申请专利范围的记述中可清楚得知。
由以上说明可知，如利用本发明，可提供一种能够小型且廉价地实现动作速度高速的被测试元件20的测试的测试装置。
权利要求
1.一种测试装置，适用于对一被测试元件进行测试，其特征在于其包括一图形生成器，产生供给至前述被测试元件的位址信号及测试信号，以及被供给前述测试信号的前述被测试元件应输出的期望值信号；一逻辑比较器，依据前述测试信号将前述被测试元件输出的输出信号和前述期望值信号进行比较，并在前述输出信号和前述期望值信号不一致的情况下产生失效信号；以及一不良解析记忆体，在前述图形生成器产生的前述位址信号所表示的位址区域，储存前述逻辑比较器产生的前述失效信号，其特征在于，前述不良解析记忆体包括一第1储存部，将前述图形生成器产生的前述位址信号的值，即失效位址值，及前述逻辑比较器产生的前述失效信号的值，即失效数据值，作为1组数据依次在不同的位址区域进行储存；以及一第2储存部，从前述第1储存部读出前述失效位址值及前述失效数据值的组合，并在前述失效位址值表示的位址区域将前述失效数据值进行储存。
2.根据权利要求1所述的测试装置，其特征在于前述不良解析记忆体具有复数个前述第1储存部，且前述复数个第1储存部利用交叉存取动作，将前述图形生成器产生的前述位址信号的值即失效位址值，及前述逻辑比较器产生的前述失效信号的值即失效数据值作为1组数据依次在不同的位址区域中进行储存。
3.根据权利要求1所述的测试装置，其特征在于前述第2储存部是把从前述第1储存部读出的前述失效位址值表示的位址区域所保持的数据读出，并将该数据和从前述第1储存部读出的前述失效数据值的逻辑和，储存在从前述第1储存部读出的前述失效位址值所表示的位址区域中。
4.根据权利要求1所述的测试装置，其特征在于前述不良解析记忆体更包括一数据计数部，对前述第1储存部储存的前述失效数据值的个数即储存个数，或前述第2储存部从前述第1储存部读出并储存的前述失效数据值的个数即读出个数进行计数；一数据数保存部，将前述数据计数部计算的前述储存个数进行保存；以及一停止信号生成部，在前述数据数保存部保存前述储存个数，并初始化前述数据计数部以后，将前述数据数保存部所保存的前述储存个数和前述数据计数部所计算的前述读出个数进行比较，在前述储存个数和前述读出个数一致的情况下，产生一停止信号，用于使前述第2储存部从前述第1储存部读出前述失效数据值的处理停止。
5.根据权利要求1所述的测试装置，其特征在于更包括一数据计数部，对前述第1储存部储存的前述失效数据值的个数即储存个数进行计数；一数据数保存部，对前述第1储存部应储存的前述失效数据值的个数即必要储存个数进行保存；以及一停止信号生成部，将前述数据计数部计算的前述储存个数和前述数据数保存部保存的前述必要储存个数进行比较，并在前述储存个数和前述必要储存个数一致的情况下，产生一停止信号，用于使前述第1储存部储存前述失效数据值的处理停止，其中在前述数据数保存部保存之前述必要储存个数大于前述第1储存部可储存的前述失效数据值的个数即可储存个数的状态下，进行前述被测试元件的测试，且使前述第1储存部在储存了前述可储存个数的前述失效数据值后，在超过前述可储存个数之前所取得并储存的前述失效数据值上进行重写，并将超过前述可储存个数之后取得的前述失效数据值进行储存，且前述第2储存部读出前述第1储存部所储存的前述失效数据值并进行储存，然后，在前述数据数保存部将前述可保存个数以下的个数作为前述必要储存个数而保存的状态下，再次进行前述被测试元件的测试，且使前述第1储存部再次储存前述必要储存个数的前述失效数据值，且前述第2储存部再次读出前述第1储存部所储存的前述失效数据值。
6.根据权利要求1所述的测试装置，其特征在于更包括一第1数据计数部，对前述被测试元件的测试中所产生的前述失效数据值的个数即产生个数进行计数；一测试次数计算部，藉由以前述第1储存部能够储存的前述失效数据值的个数即可储存个数，除前述第1数据计数部所计算的前述产生个数，而计算出一必须的测试次数，用于使前述第2储存部对在前述被测试元件的测试中产生的所有的前述失效数据值进行储存；一数据保存部，对前述第1储存部应储存的前述失效数据值的个数即必要储存个数进行保存数据；一第2数据计数部，对前述第1储存部储存的前述失效数据值的个数即储存个数进行计算数据；以及一停止信号生成部，将前述数据数保持部保持的前述必要储存个数和前述第2数据计数部计算的前述储存个数进行比较，在前述必要储存个数和前述储存个数一致时，产生一停止信号，用于使前述第1储存部储存前述失效数据值的处理停止，其中在前述数据数保存部将前述可保存个数作为前述必要储存个数进行保存的状态下，进行前述被测试元件的测试，且使前述第1储存部将前述可储存个数的前述失效数据进行储存，且前述第2储存部读出前述第1储存部储存的前述失效数据值并进行储存，然后，在前述数据数保存部将前述可储存个数的2倍作为前述必要储存个数而保存的状态下，再次进行前述被测试元件的测试，且使前述第1储存部储存前述可储存个数的前述失效数据值后，再重写前述可储存个数的前述失效数据值并进行储存，且前述第2储存部读出前述第1储存部储存的前述失效数据值并进行储存，然后，一面使前述数据数保存部所保存的前述必要储存个数以前述可储存个数为单位增加，且反复进行前述被测试元件的测试直到个数达到前述可储存个数乘前述测试次数为止，一面使前述第2储存部反复读出前述第1储存部所储存的前述失效数据值并进行储存，且将前述被测试元件的测试中所产生的前述全部失效数据值进行储存。
7.根据权利要求1所述的测试装置，其特征在于前述第2储存部在前述第1储存部将前述失效数据值依次进行储存的同时而被初始化。
8.根据权利要求1所述的测试装置，其特征在于更包括一解析装置，在前述第1储存部依次储存前述失效数据值时，读出前述第2储存部储存的前述失效数据值并进行解析。
全文摘要
一种测试装置，包括产生向被测试元件供给的位址信号及测试信号，以及被供给测试信号的被测试元件应输出的期望值信号的图形生成器、将被测试元件输出的输出信号和期望值信号进行比较，并在不一致的情况下产生失效信号的逻辑比较器、储存逻辑比较器产生的失效信号的不良解析记忆体。不良解析记忆体具有将图形生成器产生的位址信号的值即失效位址值，及逻辑比较器产生的失效信号的值即失效数据值，作为1组数据依次进行储存的第1储存部、从第1储存部读出失效位址值及失效数据值的组合，并在失效位址值表示的位址将失效数据值进行储存的第2储存部。
文档编号G11C29/00GK1774641SQ20048001003
公开日2006年5月17日 申请日期2004年3月24日 优先权日2003年4月16日
发明者藤崎健一 申请人:爱德万测试株式会社