专利名称：采用熔断电路的半导体器件及选择熔断电路系统的方法
技术领域：
本发明涉及一种半导体器件，并且更具体地说，涉及一种包括用来存储缺陷地址等的熔断电路的半导体器件。此外，本发明涉及一种选择熔断电路的方法，并且更具体地说，涉及一种用于在允许半导体器件中包括的多个熔断电路分别存储缺陷地址等的情形中选择实际要使用的熔断电路的方法。
背景技术：
由于微机械加工技术的发展，以动态随机访问存储器(DRAM)为代表的半导体存储器的存储容量正逐年增长。现实的情况是半导体器件变得越小，每个芯片所包含的缺陷存储单元的数目越多。这种缺陷存储单元常常由冗余存储单元替代，由此消除存在缺陷的地址。
一般而言，存在缺陷的地址存储在熔断电路(包括多个程序熔断器)中，并且当请求访问相关地址时，在熔断电路的控制下，不是访问缺陷存储单元，而是替换访问冗余存储单元。
关于熔断电路的配置，如日本专利早期公开No.H9(1997)-69299以及H6(1994)-44795所述，已知这样一种系统通过向组成要存储的地址的每一位分配一对(两个)程序熔断器并且切断其中任一个，来存储想要的地址。然而，这种系统具有这样的问题，必须在一个芯片上准备极多的程序熔断器，因为每一位需要两个程序熔断器，这导致熔断电路所占用的电路面积增加。
此外，虽然通常利用激光束照射来切断程序熔断器，但是在上述系统中必须无误地为每一位切断一个程序熔断器。因此，上述系统存在这样的问题，要切断的程序熔断器数目相对增加，结果，切断熔断器的步骤所需的时间加长，因此减小了半导体器件的制造效率。此外，上述系统还存在这样的问题，当要切断的程序熔断器数目大时，熔断器切断装置的寿命缩短，这导致半导体器件制造成本的增加。另外，因为熔断器切断装置的切断成功率并不总是100％，所以可能出现另一问题，即，随着要切断的程序熔断器数目的增加，由于切断错误而引起的产品故障发生概率增加，这导致对作为最终产品的半导体器件的可靠性的破坏。
与此相反，如日本专利早期公开No.H6(1994)-119796所述，还知道这样一种系统向组成要存储的地址的每一位分配一个程序熔断器。在这种系统中，使用异或电路(EXOR)、异或非电路(EXNOR)等来检测程序熔断器中存储的逻辑值与访问所给出的逻辑值之间的匹配或不匹配，并且当这两个逻辑值彼此之间在所有位中匹配(或者彼此之间在所有位中不匹配)时，检测到所存储的地址与访问所给出的地址之间的匹配(HIT)。
根据上述系统，虽然可以将分配给每一位的程序熔断器的数目减小为1，但是当所有位的逻辑值为“0”或所有位的逻辑值为“1”时，使用这种系统通常不能检测到HIT。例如，假设这样的情形当程序熔断器切断时存储逻辑值“1”，并且当程序熔断器没有切断时，存储逻辑值“0”。于是，当某熔断电路中包括的程序熔断器都没有切断时，变得不能确定是否存储了所有位的逻辑值都是“0”的地址或是没有使用相关的熔断电路(检测不到HIT)。因此，在使用上述系统时，必须为每个熔断电路分别提供指示是否使用了相关熔断电路的“使能熔断器”。
如上所述，即使在日本专利早期公开No.H6-119796所述的系统中，也难以充分减小在芯片上所占用的电路面积，因为必须为每个熔断电路分别提供使能熔断器。此外，对于要切断的程序熔断器的数目，虽然与日本专利早期公开No.H9-69299和H6-44795中所述的系统相比已经减小，但是并不总是能够将要切断的程序熔断器数目较大程度的减小，因为实际要切断的程序熔断器数目严重依赖于要存储的地址的位配置。
发明内容
因此，本发明的目的是提供这样一种半导体器件通过减少程序熔断器数目，能够在比传统半导体的电路面积小的电路上存储想要的地址。
本发明的另一目的是提供这样一种半导体器件以及一种选择熔断电路的方法通过减少要切断的程序熔断器数目，能够提高半导体器件的制造效率并减少半导体器件的制造成本。
本发明的上述以及其他目的可以通过这样的半导体器件来实现，所述半导体器件包括至少一个第一熔断电路，所述第一熔断电路包括存储电路组，其包括多个程序熔断器，并且基于所述多个程序熔断器的切断模式来存储想要的地址；命中检测单元，其检测所述存储电路组中存储的地址与选中地址之间的匹配；以及使用确定单元，其响应于所述多个程序熔断器中至少一个切断的事实，激活所述命中检测单元。
第一熔断电路基于程序熔断器本身是否切断，来确定相关的第一熔断电路是处于使用状态还是未使用状态，因此，不必使用使能熔断器。因此，可以总体上减小半导体器件的熔断元件数目。因此，与传统半导体器件相比，可以减小芯片尺寸。另外，在使用半导体器件的情形中不必切断使能熔断器，因此，还可以总体上减少要切断的熔断元件数目。这样，可以减少半导体器件的制造成本，另外，可以提供半导体器件的可靠性。
具体地说，优选地，提供多个所述第一熔断电路，并且所述多个第一熔断电路中至少两个被配置为能够基于所述多个程序熔断器的相同切断模式来存储彼此不同的地址。根据这一点，对于通过不切断所有程序熔断器来存储的特定地址，不需要使用使能熔断器，也可以正确执行HIT检测。
本发明的上述以及其他目的还可以通过这样一种半导体器件来实现，该半导体器件包括多个熔断电路，其中每个熔断电路包括多个程序熔断器，并且基于所述多个程序熔断器的切断模式来存储想要的地址，其中所述多个熔断电路中至少两个被配置为能够基于相同的切断模式来存储彼此不同的地址。
根据本发明，即使在相同的地址中，也存在多种类型的程序熔断器切断模式，因此，适当选择要使用的熔断电路，这样可以总体上减少要切断的熔断元件数目。这样，可以减少半导体器件的制造成本，另外，可以提供半导体器件的可靠性。此外，当使用上述第一熔断电路作为多个熔断电路时，对于通过不切断所有程序熔断器来存储的特定地址，不需要使用使能熔断器，也可以正确执行HIT检测。
本发明的上述以及其他目的还可以通过这样一种用于从多个熔断电路(包括第一和第二类型的熔断电路，所述第一和第二类型的熔断电路被配置为能够基于多个程序熔断器的相同切断模式来存储彼此不同的地址)中选择要使用的熔断电路的熔断电路选择方法来实现，所述方法包括在允许所述熔断电路存储通过不切断所述第一类型熔断电路中包括的多个程序熔断器中任一个来表达的地址的情形中，选择与所述第一类型不同类型的熔断电路；并且在允许所述熔断电路存储通过不切断所述第二类型熔断电路中包括的多个程序熔断器中任一个来表达的地址的情形中，选择与所述第二类型不同类型的熔断电路。
本发明的上述以及其他目的还可以通过这样一种用于从多个熔断电路(包括第一和第二类型的熔断电路，所述第一和第二类型的熔断电路被配置为能够基于多个程序熔断器的相同切断模式来存储彼此不同的地址)中选择要使用的熔断电路的熔断电路选择方法来实现，所述方法包括当组成要存储的地址的所有位具有一个逻辑值时，选择所述第一类型的熔断电路；以及当组成要存储的地址的所有位具有其他逻辑值时，选择所述第二类型的熔断电路。
根据本发明的方法，对于通过不切断所有程序熔断器来存储的特定地址，不使用使能熔断器，也可以执行HIT检测。
具体地说，更优选地，对于组成要存储的地址的各位中的一部分，确定具有所述一个逻辑值的位数与具有所述其他逻辑值的位数中哪一个较大，当具有所述一个逻辑值的位数较大时，选择所述第二类型的熔断电路，并且当具有所述其他逻辑值的位数较大时，选择所述第一类型的熔断电路。根据这一点，适当选择要使用的熔断电路，这样可以总体上减少要切断的熔断元件数目。
如上所述，根据本发明，可以减少程序熔断器数目，因此，可以利用比传统技术小的电路面积来存储想要的地址。此外，可以减少要切断的程序熔断器数目，因此，可以提高半导体器件的制造效率，并且减小半导体器件的制造成本。
结合附图，参考下面对本发明的详细描述，本发明的上述以及其他目的、特征和优点将变得更加清楚，附图中图1是示意性示出根据本发明第一实施例的半导体器件的配置的俯视图；图2是图1所示的第一熔断电路的电路图；图3是示出了存储电路FL1的具体电路配置的示例的电路图；图4是示出了在使用状态(执行HIT检测操作的状态)中检测到HIT时第一熔断电路的操作的时序图；图5是示出了在使用状态(执行HIT检测操作的状态)中没有检测到HIT时第一熔断电路11的操作的时序图；图6是示出了在未使用状态(不执行HIT检测操作的状态)中第一熔断电路11的操作的时序图；图7是示出了图1所示的第二熔断电路的示例的电路图；图8是示出了第二熔断电路的另一示例的电路图；图9是示意性示出根据本发明第二实施例的半导体器件的配置的俯视图；图10是图9所示的第三熔断电路的电路图；图11是示意性示出根据本发明第三实施例的半导体器件的配置的俯视图；图12是图11所示的完全反转熔断电路的电路图；图13是用于解释第三实施例中决定要使用的熔断电路的优选方法的流程图；图14是用于解释第三实施例中决定要使用的熔断电路的更为优选的方法的流程图；
图15是示意性示出根据本发明第四实施例的半导体器件的配置的俯视图；图16是图15所示的高位反转熔断电路的电路图；图17是图15所示的低位反转熔断电路的电路图；图18A和18B是用于解释在第四实施例中决定要使用的熔断电路的优选方法的流程图；图19是示意性示出根据本发明第五实施例的半导体器件的配置的俯视图；图20是用于解释第五实施例中决定要使用的熔断电路的优选方法的流程图；图21示出了表的示例；图22示出了对切断程序熔断器数目表重复执行处理(S52至S55)的结果；以及图23示出了对切断程序熔断器数目表重复执行处理(S52至S56)的结果。
具体实施例方式
现在将参考附图详细解释本发明的优选实施例。
图1是示意性示出根据本发明第一实施例的半导体器件10的配置的俯视图。
根据该实施例的半导体器件10包括多个第一熔断电路11和多个第二熔断电路12，以及主电路(未示出)。主电路的类型并不特别受限，并且主电路可以是诸如DRAM之类的存储器电路，或者可以是诸如CPU之类的逻辑电路。在该实施例中，第一熔断电路11的数目多于第二熔断电路12。这是因为通过增加第一熔断电路11的比例可以更多地减小半导体器件10的芯片面积，因为每个第一熔断电路11中使用的熔断元件数目小于每个第二熔断电路12中使用的熔断元件数目。虽然稍后将描述详情，但是在该实施例中，第一熔断电路11用在存储特定地址之外的其他地址的情形中，而第二熔断电路12被配置为能够存储包括上述特定地址在内的所有地址。
接着，将描述半导体器件10中包括的每个第一熔断电路11的具体配置。
图2是第一熔断电路11的电路图。
如图2所示，第一熔断电路11由存储电路组21(由多个存储电路FL1至FLn组成)、命中检测单元22(检测存储电路组21中所存储的地址与选中地址之间的匹配，其中选中地址是请求访问的地址)、以及使用确定单元23(基于来自存储电路FL1至FLn的输出F1至Fn，激活命中检测单元22)组成。
组成存储电路组21的n个存储电路FL1至FLn对应于要存储的地址的各位。因此，一个存储电路组21可以存储的地址是1个。存储电路FL1至FLn中每一个的具体电路配置并不特别受限，只要其可以基于其中包括的程序熔断器是否切断来将输出F1至Fn中每一个固定在高电平或低电平。然而，作为示例，可以使用图3所示的电路。
图3是示出了存储电路FL1的具体电路配置的示例的电路图。
如图3所示，存储电路FL1包括程序熔断器31和N沟道MOS晶体管32(彼此串连连接在电源电势VDD与地电势GND之间)、以及P沟道MOS晶体管33和N沟道MOS晶体管34(也是彼此串连连接在电源电势VDD与地电势GND之间)。存储电路FL1具有如下配置程序熔断器31与晶体管32之间的结点A共同连接到晶体管33和34的栅极，并且晶体管33与晶体管34之间的结点B(输出端)连接到晶体管32的栅极。
利用这种配置，当程序熔断器31切断时，因为结点A的电势降到低电平，所以作为输出端的结点B通过晶体管33连接到电源电势VDD，因此，输出F1固定在高电平。相反，当程序熔断器31没有切断时，因为结点A的电势上升为高电平，所以作为输出端的结点B通过晶体管34连接到地电势GND，因此，输出F1固定在低电平。
注意，还可以使用与图3所示的电路相类似的电路作为其他存储电路FL2至FLn。可以使用熔断器切断装置，利用激光束照射程序熔断器31，来切断程序熔断器31。
在该实施例中，当允许存储电路FL1至FLn中每一个存储逻辑值“1”时，切断与之相对应的程序熔断器31，并且当允许存储电路FL1至FLn中每一个存储逻辑值“0”时，不切断与之相对应的程序熔断器31。这样，在存储电路FL1至FLn中，存储逻辑值“1”的每个存储电路的输出上升为高电平，并且存储逻辑值“0”的每个存储电路的输出下降为低电平。
如图2所示，命中检测单元22包括与存储电路FL1至FLn相对应的异或电路EXOR1至EXORn、预充电电路40(响应于定时信号S2，对预充电线路LA以及放电线路LB充电)、并联连接在预充电线路LA与放电线路LB之间的放电晶体管Tr1至Trn以及使能晶体管TrE、以及输出电路50(连接到预充电线路LA)。下面将具体描述命中检测单元22中包括的各个部件的配置。
首先，与上述存储电路FL1至FLn相对应地提供异或电路EXOR1至EXORn，并且这些异或电路分别接收来自相应的存储电路FL1至FLn的输出F1至Fn以及组成选中地址的位信号A1至An，并且分别输出命中信号OUT1至OUTn(是上述输出F1至Fn与位信号A1至An的异或信号)。因此，当输出F1至Fn的逻辑值分别与位信号A1至An的逻辑值彼此对应时，各个异或电路EXOR1至EXORn下降为低电平，这是与输出F1至Fn以及位信号A1至An相对应的命中信号OUT1至OUTn。当逻辑值彼此不匹配时，异或电路EXOR1至EXORn将相应的命中信号OUT1至OUTn提升为高电平。
预充电电路40由P沟道MOS晶体管41和42以及N沟道MOS晶体管43组成。晶体管41的漏极连接到预充电线路LA，并且晶体管42与43之间的结点连接到放电线路LB。定时信号S2共同提供给各个晶体管41至43的栅极。因此，当定时信号S2下降为低电平时，预充电线路LA和放电线路LB都被充电为电源电势VDD，并且当定时信号S2上升为高电平时，放电线路LB连接到地电势GND。
如上所述，放电晶体管Tr1至Trn以及使能晶体管TrE并联连接在预充电线路LA与放电线路LB之间。来自异或电路EXOR1至EXORn的命中信号OUT1至OUTn分别提供给放电晶体管Tr1至Trn的栅极。因此，当命中信号OUT1至OUTn中至少一个为高电平时，预充电线路LA和放电线路LB将被短路。
此外，确定信号SE提供给使能晶体管TrE的栅极。因此，在确定信号SE为高电平时，预充电线路LA和放电线路LB也将被短路。确定信号SE是使用稍后描述的确定单元23生成的信号。
输出电路50由彼此串连连接的P沟道MOS晶体管51以及N沟道MOS晶体管52和53、以及锁存电路54组成。晶体管51与晶体管52之间的结点连接到锁存电路54。定时信号S1和定时信号S3分别提供给晶体管51和53的栅极。
同时，晶体管52的栅极连接到预充电线路LA。利用这种配置，当定时信号S1下降到低电平时，作为锁存电路54输出的命中信号HIT下降为低电平。此外，在预充电线路LA处于高电平的状态中当定时信号S3上升为高电平时，作为锁存电路54输出的命中信号HIT上升为高电平，并且发出关于HIT的通知。
如图2所示，使用确定单元23包括预充电电路60(响应于定时信号S1，对预充电线路LC和放电线路LD充电)、并联连接在预充电线路LC与放电线路LD之间的放电晶体管TrF1至TrFn、以及与预充电线路LC连接的偏置电路70。预充电线路LC的电势直接用作确定信号SE。下面将具体描述使用确定单元23中包括的各个部件的配置。
首先，预充电电路60的配置类似于命中检测单元22中包括的预充电电路40的配置。具体地说，预充电电路60由P沟道MOS晶体管61和62以及N沟道MOS晶体管63组成，晶体管61的漏极连接到预充电线路LC，并且晶体管62与63之间的结点连接到放电线路LD。然而，不是将定时信号S2而是将定时信号S1共同提供给各个晶体管61至63的栅极。因此，当定时信号S1下降为低电平时，预充电线路LC和放电线路LD都被充电为电源电势VDD，并且当定时信号S1上升为高电平时，放电线路LD连接到地电势GND。
如上所述，放电晶体管TrF1至TrFn并联连接在预充电线路LC与放电线路LD之间。分别将来自存储电路FL1至FLn的输出F1至Fn提供给放电晶体管TrF1至TrFn的栅极。因此，当来自存储电路FL1至FLn的输出F1至Fn中至少一个为高电平时，即，当存储电路FL1至FLn中包括的程序熔断器31(参考图3)中至少一个切断时，总是使得预充电线路LC与放电线路LD为短路状态。相反，当来自存储电路FL1至FLn的输出F1至Fn都是低电平时，即，当存储电路FL1至FLn中包括的程序熔断器31(参考图3)都没有切断时，预充电线路LC与放电线路LD将不被短路。
偏置电路70由连接在电源电势VDD与预充电线路LC之间的P沟道MOS晶体管71、以及反相器72(输入端连接到预充电线路LC，并且输出端连接到晶体管71的栅极)组成。
利用这种配置，当存储电路FL1至FLn中包括的程序熔断器31(参考图3)都没有切断时，将必定保持预充电线路LC的预充电状态(高电平)。因此，即使噪声等从外部进入偏置电路70，确定信号也不会错误地改变为低电平，并且总是维持在高电平。在低电平时使确定信号SE进入激活状态，并且如稍后所述，当确定信号SE变为低电平时，激活命中检测单元22。
上面是第一熔断电路11的具体电路配置。如上所述，与常规熔断电路不同，第一熔断电路11包括使用确定单元23而不是使能熔断器。
从上面的描述可以清楚，当存储电路FL1至FLn中包括的程序熔断器31中至少一个切断时，由于预充电线路LC与放电线路LD之间的短路，激活了使用确定单元23所生成的确定信号SE(SE＝低电平)。相反，当存储电路FL1至FLn中包括的程序熔断器31都没有切断时，维持这种非激活状态(SE＝高电平)。
这里，“存储电路FL1至FLn中包括的程序熔断器31中至少一个切断的状态”意味着相关的第一熔断电路11处于使用状态(执行HIT检测操作的状态)，并且“存储电路FL1至FLn中包括的程序熔断器31都没有切断的状态”意味着相关的第一熔断电路11处于未使用状态(不执行HIT检测操作的状态)。如上所述，不是根据使能熔断器是否切断，而是根据程序熔断器31本身是否切断来确定第一熔断电路11是处于使用状态还是未使用状态。
接着，将参考图4至图6的时序图更详细地描述第一熔断电路11的操作。
图4是示出了在使用状态(执行HIT检测操作的状态)中检测到HIT时第一熔断电路11的操作的时序图。
首先，在初始状态中，定时信号S1至S3都是低电平，因此，预充电线路LA和LC以及放电线路LB和LD都被预充电到高电平。此外，命中信号HIT也固定在低电平。
这里，当请求访问的地址(由n位组成，这n位由位信号A1至An组成)在时刻t0改变，并且定时信号S1在时刻t1变为高电平时，晶体管63打开，因此，放电线路LD的电势改变为低电平。此外，在使用状态(执行HIT检测操作的状态)中，因为存储电路FL1至FLn中包括的程序熔断器31中至少一个切断，所以放电晶体管TrF1至TrFn中至少一个必然打开。
因此，预充电线路LC的电势也改变为低电平。预充电线路LC的电势直接用作确定信号SE，并且提供给使能晶体管TrE的栅极。因此，使能晶体管TrE变为关闭状态。具体地说，使命中检测单元22进入激活状态。这里，“激活命中检测单元22”意味着可以在来自存储电路FL1至FLn的输出F1至Fn与相应的位信号A1至An之间执行匹配检测操作的状态。
接着，当定时信号S2在时刻t2变为高电平时，晶体管43打开，因此，放电线路LB的电势改变为低电平。在这种情形中，如果来自存储电路FL1至FLn的输出F1至Fn与相应的位信号A1至An彼此“全部”匹配，则命中信号OUT1至OUTn“全部”下降为低电平。
当建立所述条件时，预充电线路LA与放电线路LB之间的晶体管全部变为关闭状态，因此，预充电线路LA的电势不会变为低电平，并且将维持其处于高电平的预充电状态。这样，晶体管52维持在打开状态。
然后，当定时信号S3在时刻t3变为高电平时，因为晶体管53还是打开，所以锁存电路54的输入端通过晶体管52和53连接到地电势GND。这样，作为输出的命中信号HIT变为高电平，并且发出关于HIT的通知。
上面是在使用状态(执行HIT检测操作的状态)中检测到HIT时第一熔断电路11的操作。
图5是示出了在使用状态(执行HIT检测操作的状态)中没有检测到HIT时第一熔断电路11的操作的时序图。
时刻t2之前的操作与图4的时序图所示的操作相同。然而，在时刻t2定时S2变为高电平并且响应于上述变化放电线路LB的电势变为低电平之后的操作与图4的时序图所示的操作不同。
具体地说，没有检测到HIT的情形意味着来自存储电路FL1至FLn的输出F1至Fn与相应的位信号A1至An至少在一部分中不是彼此匹配，因此，命中信号OUT1至OUTn中至少一个上升为高电平。因此，因为放电晶体管Tr1至Trn中至少一个变为打开状态，所以预充电线路LA的电势变为低电平，并且晶体管52变为关闭状态。
因此，即使定时信号S3在时刻t3变为高电平，作为锁存电路54输出的命中信号HIT还是维持在低电平。具体地说，发出关于MISHIT的通知。
上面是在使用状态(执行HIT检测操作的状态)中没有检测到HIT时第一熔断电路11的操作。
图6是示出了在未使用状态(不执行HIT检测操作的状态)中第一熔断电路11的操作的时序图。
时刻t1之前的操作与图4和图5的时序图所示的操作相同；然而，在时刻t1定时信号S1变为高电平之后的操作不同。具体地说，即使响应于定时信号S1变为高电平从而放电线路LD的电势变为低电平，存储电路FL1至FLn中包括的程序熔断器31在未使用状态(不执行HIT检测操作的状态)中全都没有切断，因此，放电晶体管TrF1至TrFn全部处于关闭状态。
因此，预充电线路LC的电势不会变为低电平，并且作为预充电线路LC的电势的确定信号SE保持高电平。这样，使能晶体管TrE变为打开状态，并且命中检测单元22没有激活。这里，“没有激活命中检测单元22”意味着使来自存储电路FL1至FLn的输出F1至Fn与相应的位信号A1至An之间的匹配检测操作无效。
如上所述，在未使用状态(不执行HIT检测操作的状态)中，在定时信号S2变为高电平之前，使能晶体管TrE已经变为打开状态，因此，定时信号S2在时刻t2变为高电平，于是放电线路LB的电势变为低电平。于是，无论放电晶体管Tr1至Trn是打开还是关闭，预充电线路LA的电势都必定变为低电平。
这样，晶体管52必定变为关闭状态。因此，即使在时刻t3定时信号S3变为高电平，作为锁存电路54输出的命中信号HIT还是维持在低电平，并且发出关于MISHIT的通知。
上面是未使用状态(不执行HIT检测操作的状态)中第一熔断电路11的操作。
如上所述，不使用使能熔断器，也可以确定第一熔断电路11处于使用状态(执行HIT检测操作的状态)还是处于未使用状态(不执行HIT检测操作的状态)。于是，在使用状态中，可以检测想要的地址(基于多个程序熔断器31的切断模式来存储)的HIT，并且在未使用状态中，必定可以禁止激活命中信号HIT。
因此，与传统熔断电路相比，不仅可以将熔断元件数目减少一个，而且不必象传统熔断电路中那样切断使能熔断器。因此，总的来说，可以减少要切断的熔断元件数目。
注意，虽然在第一熔断电路11中提供了使用确定单元23而不是使能熔断器，但是根据当前的电路集成技术，使用确定电路23所占用的面积基本上等于一个熔断元件所占用的面积或更小。另外，虽然极难小型化熔断元件(因为必须物理上切断相关熔断元件)，但是由于电路集成技术的发展，将来有望进一步小型化使用确定单元23(因为使用确定单元23是晶体管的集合)。
如上所述，在根据该实施例的半导体器件10中提供多个第一熔断电路11，由此可以对多个地址执行HIT检测。然而，当存储电路FL1至FLn中包括的程序熔断器31都处于未切断状态时，自动将这种第一熔断电路11视为处于“未使用状态”。因此，第一熔断电路11不能对通过不切断所有程序熔断器31来存储的特定地址(即，在该示例中，是所有位的逻辑值都是“0”的地址)执行HIT检测。
为了解决上述问题，在根据该实施例的半导体器件10中提供第二熔断电路12。每个第二熔断电路12能够对包括第一熔断电路11不能执行HIT检测的特定地址在内的所有地址执行HIT检测。
图7是示出了第二熔断电路12的示例的电路图。
图7所示的第二熔断电路12具有这样的配置第一熔断电路11中包括的使用确定单元23由使能电路24代替。其他配置与第一熔断电路11的配置相同。因此，向相同的组成部件分配了相同的标号和符号，并且省略重复描述。
如图7所示，使能电路24由存储电路FLE以及反相器INV(将存储电路FLE的输出反相)组成。存储电路FLE的具体电路配置与其他存储电路FL1至FLn的电路配置完全相同，并且存储电路FLE与其他其他存储电路FL1至FLn的唯一不同在于，其中包括的程序熔断器用作“使能熔断器”。具体地说，在将第二熔断电路12设置为使用状态(执行HIT检测操作的状态)时，切断存储电路FLE中包括的使能熔断器，并且在将第二熔断电路12设置为未使用状态(不执行HIT检测操作的状态)时，不切断存储电路FLE中包括的使能熔断器。
这样，当存储电路FLE中包括的使能熔断器切断时，激活了命中检测单元22，因为作为使能电路24输出的确定信号SE下降为低电平。相反，当存储电路FLE中包括的使能熔断器没有切断时，没有激活命中检测单元22，因为作为使能电路24输出的确定信号SE上升为高电平。
如上所述，与第一熔断电路11不同，图7所示的第二熔断电路12通过使用使能熔断器，来存储是否使用相关的第二熔断电路12，因此，可以对第一熔断电路11不能执行HIT检测的特定地址(即，所有位的逻辑值都是“0”的地址)执行HIT检测。
图8是示出了第二熔断电路12的另一示例的电路图。
图8所示的第二熔断电路12具有这样的配置向第一熔断电路11加入存储电路FLE，并且向使用确定单元23加入使能晶体管TrFE。使能晶体管TrFE连接在预充电线路LC与放电线路LD之间，并且向它的栅极提供存储电路FLE的输出FE。其他配置与第一熔断电路11的配置相同，因此，向相同的组成部件分配了相同的标号和符合，并且省略重复的描述。
与图7所示的第二熔断电路12一样，图8所示的第二熔断电路12包括存储电路FLE(包括使能熔断器)。因此，可以对第一熔断电路11不能执行HIT检测的特定地址(即，所有位的逻辑值都是“0”的地址)执行HIT检测。
另外，如第一熔断电路11一样，在图8所示的第二熔断电路12中，提供了使用确定单元23。因此，与图7所示的第二熔断电路12不同，除了在允许相关的第二熔断电路12存储所有位的逻辑值都是“0”的地址的情形中之外，不必切断使能熔断器。因此，在图8所示的第二熔断电路12中，虽然它的电路规模与图7所示的第二熔断电路12相比有一定增长，但是可以减少要切断的熔断元件数目。
然而，在图7和图8所示的每种第二熔断电路12中，使用的熔断元件数目比第一熔断电路11多1(n+1)。鉴于此，在根据该实施例的半导体器件10中，第一熔断电路11的数目多于第二熔断电路12。第一和第二熔断电路11和12的具体比例并不特别受限，并且只需要主要根据要进行HIT检测的位数来确定。
具体地说，当位数变大时，要存储的地址中包括上述特定地址的概率相对变低，因此，能够断言，可以将第二熔断电路12的比例设置为低。
如上所述，根据该实施例的半导体器件10包括不具有使能熔断器的第一熔断电路11，由此被配置为能够对想要的地址执行HIT检测。因此，可以总体上减少熔断元件的数目。这样，与传统半导体器件相比，可以减小芯片尺寸。
另外，在使用第一熔断电路11的情形中，因为不必切断使能熔断器，所以还可以总体上减少要切断的熔断元件数目。这样，可以减小半导体器件10的制造成本，另外，可以提供作为最终产品的半导体器件10的可靠性。
接着，将描述本发明的第二实施例。
图9是示意性示出根据本发明第二实施例的半导体器件80的配置的俯视图。
根据该实施例的半导体器件80与根据上述第一实施例的半导体器件10的不同在于，提供第三熔断电路13而不是第二熔断电路12。其他配置与根据上述第一实施例的半导体器件10的配置相同，因此省略重复的描述。
与第一实施例中的第二熔断电路12一样，第三熔断电路13能够对第一熔断电路11不能执行HIT检测的特定地址(即，所有位的逻辑值都是“0”的地址)执行HIT检测。然而，第三熔断电路13与第二熔断电路12的不同在于，不能对上述特定地址之外的其他地址执行HIT检测。
图10是第三熔断电路13的电路图。
如图10所示，第三熔断电路13具有这样的配置从图7所示的第二熔断电路12中删除存储电路组21，另外，从中删除命中检测单元22中包括的异或电路EXOR1至EXORn，并且将各个位信号A1至An直接提供给放电晶体管Tr1至Trn的栅极。其他配置与图7所示的第二熔断电路12的配置相同，因此，向相同的组成部件分配了相同的标号和符合，并且省略重复的描述。
在将第三熔断电路13设置为使用状态(执行HIT检测操作的状态)时，切断存储电路FLE中包括的使能熔断器，并且在将第三熔断电路13设置为未使用状态(不执行HIT检测操作的状态)时，不切断存储电路FLE中包括的使能熔断器。这样，当存储电路FLE中包括的使能熔断器切断时，作为使能电路24输出的确定信号SE下降为低电平。因此，当选中所有位的逻辑值都是“0”的地址时，自动将命中信号HIT激活为高电平。
相反，当存储电路FLE中包括的使能熔断器没有切断时，作为使能电路24输出的确定信号SE上升为高电平。因此，无论可能选中什么地址，命中信号HIT都保持为低电平。如上所述，第三熔断电路13不包括程序熔断器，并且被设置为能够只利用一个使能熔断器来对特定地址执行HIT检测。
如上所述，在该实施例中，使用不包括程序熔断器的第三熔断电路13而不是第二熔断电路12。因此，可以总体上较大程度地减小熔断元件的数目。这样，与传统半导体电路相比，可以进一步减小芯片尺寸。注意，对于第三熔断电路13的数目，只要向要执行HIT检测的每个地址组提供一个第三熔断电路13，就符合要求了。
例如，在对低位地址以及列地址中每一个直接执行HIT检测的情形中，只需要提供两个第三熔断电路13。当然，在通过预解码进一步分裂低位地址和列地址并对它们执行HIT检测的情形中，只需准备要执行HIT检测的地址组数目那么多个第三熔断电路13。
上面描述了第一和第二实施例。必须存储上述特定地址的发生概率取决于地址的位数，并且当位数变大时，必须存储上述特定地址的发生概率变低。因此，可以断言，当位数特别大时，可以省略第二熔断电路12和第三熔断电路13，并且这种配置也可以并入本发明的范围中。
接着，将描述本发明的第三实施例。
图11是示意性示出根据本发明第三实施例的半导体器件90的配置的俯视图。
根据该实施例的半导体器件90包括多个第一熔断电路11以及多个完全反转熔断电路11a，并且第一熔断电路11和完全反转熔断电路11a的数目相同。
图12是完全反转熔断电路11a的电路图。
如图12所示，完全反转熔断电路11a具有这样的配置第一熔断电路11中包括的异或电路EXOR1至EXORn被异或非电路EXNOR1至EXNORn代替。其他配置预第一熔断电路11的配置相同，因此，向相同的组成部件分配相同的标号和符合，并且省略重复的描述。
在允许完全反转熔断电路11a存储想要的地址的情形中，必须允许完全反转熔断电路11a存储组成相关地址的各位的逻辑值，同时完全反转相关的逻辑值。
具体地说，在允许完全反转熔断电路11a中包括的各个存储电路FL1至FLn存储逻辑“1”的情形中，相应的程序熔断器31被设置为未切断状态，并且在允许存储电路FL1至FLn存储逻辑“0”的情形中，切断相应的程序熔断器31。这样，在完全反转熔断电路11a中，在存储电路FL1至FLn之中，存储逻辑值“1”的存储电路的输出下降为低电平，并且存储逻辑值“0”的存储电路的输出上升为高电平。
利用这种配置，在完全反转熔断电路11a中，当来自存储电路FL1至FLn的输出F1至Fn与相应的位信号A1至An彼此之间不匹配时，命中信号OUT1至OUTn被激活为低电平。这样，完全反转熔断电路11a可以执行与第一熔断电路11实质上相同的操作。然而，完全反转熔断电路11a不能对所有位的逻辑值都是“1”的地址执行HIT检测，原因与第一熔断电路11不能对所有位的逻辑值都是“0”的地址执行HIT检测的原因相似。
因此，在允许存储电路组21存储要检测的地址的情形中，当相关地址的所有位的逻辑值是“0”时，应该使用完全反转熔断电路11a，并且当相关地址的所有位的逻辑值是“1”时，应该使用第一熔断电路11。对于其他地址，可以使用任一个熔断电路。这样，不必如第一和第二实施例那样，为特定地址准备第二熔断电路12和第三熔断电路13。具体地说，可以完全去除使能熔断器。
在允许存储电路组21存储要检测的地址的情形中，例如应该沿着图13所示的流程来决定使用哪个熔断电路。具体地说，参考希望存储的地址的最高位(MSB)，并且确定其逻辑值是“0”还是“1”(步骤S10)。结果，当MSB是“0”时，选择完全反转熔断电路11a(步骤S11)，并且当MSB是“1”时，选择第一熔断电路1(步骤S12)。
这样，在存储所有位的逻辑值都是“0”的地址的情形中，必定会选中完全反转熔断电路11a，并且在存储所有位的逻辑值都是“1”的地址的情形中，必定会选中第一熔断电路11。然后，确定是否还要存储其他地址(步骤S13)。当还要存储其他地址时(步骤S13是)，该判决处理返回步骤S10。同时，当没有其他地址要存储时(步骤S13否)，结束这一系列处理。这一系列处理可以使用计算机由软件进程基于半导体测试仪等所获得的数据来执行。然后，在基于相关进程所获得的结果来控制熔断器切断装置时，可以适当选择熔断电路。
根据上述方法，可以仅仅参考希望存储的地址的MSB，来选择要使用的熔断电路。因此，可以高速执行软件进程。注意，在上述方法中，虽然在步骤S11中参考地址的MSB，但是还可以通过参考其他位(例如，最低位(LSB)，而不限于MSB)来进行确定。
图14是用于解释决定要使用的熔断电路的更为优选的方法的流程图。
首先，分析希望存储的地址的位配置(步骤S20)。当所有位的逻辑值都是“0”时(步骤S21是)，选中完全反转熔断电路11a(步骤S24)。当所有位的逻辑值都是“1”时(步骤S22是)，选中第一熔断电路11(步骤S25)。同时，当所有位的逻辑值不都是“0”或“1”时(步骤S21否；步骤S22否)，确定逻辑值为“0”的位多还是逻辑值为“1”的位多(步骤S23)。
结果，当逻辑值为“0”的位多时，选中第一熔断电路11(步骤S25)，并且当逻辑值为“1”的位多时，选中完全反转熔断电路11a(步骤S24)。然后，确定是否要存储其他地址(步骤S26)。当还要存储其他地址时(步骤S26是)，该判决处理返回步骤S20。当没有其他地址要存储时(步骤S26否)，结束这一系列处理。这一系列处理也可以由计算机的软件进程来执行，并且基于相关进程所获得的结果来控制熔断器切断装置。
根据上述方法，除了所有位的逻辑值都是“0”或“1”的情形，存储电路组21中包括的切断程序熔断器的数目必定变为程序熔断器总数的一半或更少(n/2或更少)。具体地说，可以减小切断程序熔断器的数目。结果，可以进一步减小半导体器件90的制造成本，另外，可以进一步提供作为最终产品的半导体器件90的可靠性。
注意，当在步骤S23中确定逻辑值为“0”的位数与逻辑值为“1”的位数彼此相等时，可以选择第一熔断电路11与完全反转熔断电路11a中任一个，并且例如，可以基于MSB或LSB的逻辑值来进行确定。此外，在步骤S23确定选择的第一熔断电路11或完全反转熔断电路11a中没有空间时，应该替换选择完全反转熔断电路11a或第一熔断电路11。
这里，当在第一熔断电路11中没有空间时，逻辑值为“1”的位多的地址应该优先分配到完全反转熔断电路11a。当在完全反转熔断电路11a中没有空间时，逻辑值为“0”的位多的地址应该优先分配到第一熔断电路11。
如上所述，在该实施例中，混合了第一熔断电路11和完全反转熔断电路11a。因此，不必为特定地址准备使能熔断器。另外，当利用图14所示的方法来决定要使用的熔断电路时，可以减小要切断的程序熔断器数目。
注意，第一熔断电路11的数目和完全反转熔断电路11a的数目不必彼此相等，并且这两种电路的数目之间可以存在差异。然而，在利用图14所示的方法来决定要使用的熔断电路的情形中，将这两者的数目设置为实质上彼此相等，这样可以减小第一熔断电路11和完全反转熔断电路11a任一个中没有空间的概率。
此外，可以使用“局部反转熔断电路”而不是完全反转熔断电路，在局部反转熔断电路中，异或电路EXOR1至EXORn中只有一部分被异或非电路EXNOR1至EXNORn代替。
接着，将描述本发明的第四实施例。
图15是示意性示出根据本发明第四实施例的半导体器件100的配置的俯视图。
根据该实施例的半导体器件100包括多个第一熔断电路11(参考图2)、多个完全反转熔断电路11a(参考图12)、多个高位反转熔断电路11b、以及多个低位反转熔断电路11c。各个熔断电路11、11a、11b以及11c的数目相同。
图16是高位反转熔断电路11b的电路图，并且图17是低位反转熔断电路11c的电路图。
如图16和17所示，高位反转熔断电路11b和低位反转熔断电路11c每一个具有这样的电路配置综合了第一熔断电路11与完全反转熔断电路11a。具体地说，如图16所示，在高位反转熔断电路11b中，对地址的高n/2位使用异或非电路EXNOR1至EXNORn，并且对地址的低n/2位使用异或电路EXOR1至EXORn。
相反，如图16所示，在低位反转熔断电路11c中，对地址的高n/2位使用异或电路EXOR1至EXORn，并且对地址的低n/2位使用异或非电路EXNOR1至EXNORn。在每个熔断电路中，其他配置与第一熔断电路11的配置相同，因此，向相同的组成部件分配了相同的标号和符号，并且省略重复的描述。
在允许高位反转熔断电路11b存储想要的地址的情形中，对于组成相关地址的高n/2位，必须在存储其逻辑值同时将相关逻辑值反转。类似地，在允许低位反转熔断电路11c存储想要的地址的情形中，对于组成相关地址的低n/2位，必须在存储其逻辑值同时将相关逻辑值反转。
图18A和18B是用于解释在该实施例中决定要使用的熔断电路的优选方法的流程图。
首先，分析想要的地址的位配置(步骤S30)。当所有位的逻辑值都是“0”时(步骤S31是)，选择高位反转熔断电路11b和低位反转熔断电路11c中的一种(步骤S40或步骤S41)。当所有位的逻辑值都是“1”时(步骤S32是)，选择高位反转熔断电路11b和低位反转熔断电路11c中的另一种(步骤S41或步骤S40)。
此外，当高n/2位的逻辑值都是“0”并且低n/2位的逻辑值都是“1”时(步骤S33是)，选择第一熔断电路11和完全反转熔断电路11a中的一种(步骤S38或步骤S39)。当高n/2位的逻辑值都是“1”并且低n/2位的逻辑值都是“0”时(步骤S34是)，选择第一熔断电路11和完全反转熔断电路11a中的另一种(步骤S39或步骤S38)。
同时，当情形不是上述任一种情形时(步骤S31否；步骤S32否；步骤S33否；步骤S34否)，确定高n/2位中逻辑值为“0”的位多还是逻辑值为“1”的位多(步骤S35)，此外，确定低n/2位中逻辑值为“0”的位多还是逻辑值为“1”的位多(步骤S36、步骤S37)。
结果，当高n/2位和低n/2位中都是逻辑值为“0”的位多时，选中第一熔断电路11(步骤S38)。当高n/2位和低n/2位中都是逻辑值为“1”的位多时，选中完全反转熔断电路11a(步骤S39)。
同时，当高n/2位中逻辑值为“1”的位多，并且低n/2位中逻辑值为“0”的位多时，选中高位反转熔断电路11b(步骤S40)。此外，当高n/2位中逻辑值为“0”的位多，并且低n/2位中逻辑值为“1”的位多时，选中低位反转熔断电路11c(步骤S41)。
然后，确定是否还要存储其他地址(步骤S42)。当还要存储其他地址时，该判决处理返回步骤S30。当没有其他地址要存储时，结束这一系列处理。这一系列处理也可以由计算机的软件进程来执行，并且基于相关进程所获得的结果来控制熔断器切断装置。
根据该实施例，在包括所有位的逻辑值都是“0”或“1”的情形在内的各种情形中，存储电路组21中包括的切断程序熔断器的数目必定变为程序熔断器总数(n)的一半或更少(n/2或更少)。另外，除了所有位的逻辑值都是“0”或“1”的情形之外，与高n/2位相对应的切断程序熔断器的数目以及与低n/2位相对应的切断程序熔断器的数目中每一个都变为与上述n/2位相对应的程序熔断器数目的一半或更少(n/4或更少)。
因此，总体上可以进一步减小要切断的程序熔断器数目。结果，可以进一步减小半导体器件100的制造成本，另外，可以进一步提供作为最终产品的半导体器件100的可靠性。
同样，在该情形中，当在步骤S35至步骤S37中确定逻辑值为“0”的位数与逻辑值为“1”的位数彼此相等时，例如，应该基于MSB或LSB的逻辑值来确定熔断电路的选择。此外，当在步骤S35至步骤S37中确定选择的熔断电路中没有空间时，应该替代选择另一种类型的熔断电路。
具体地说，当在第一熔断电路11中没有空间时，在高n/2位中逻辑值为“1”的位多的地址应该优选分配到高位反转熔断电路11b，并且在低n/2位中逻辑值为“1”的位多的地址应该优选分配到低位反转熔断电路11c。对于在其他熔断电路11a至11c中没有空间的情形，应该执行类似的处理。
此外，各个熔断电路11、11a、11b以及11c的数目不必彼此相等，并且数目之间可以存在差异。然而，将上述数目设置为实质上相等，这样可以减小选中熔断电路中没有空间的概率。
接着，将描述本发明的第五实施例。
图19是示意性示出根据本发明第五实施例的半导体器件110的配置的俯视图。
根据该实施例的半导体器件110包括多种类型的多个熔断电路11A、11B、11C、11D、11E…，这些熔断电路与第一熔断电路11相同，或者其中第一熔断电路11中包括的任意异或电路EXOR被异或非电路EXNOR代替。这些熔断电路的类型和数目并不特别受限，并且相同类型的熔断电路(例如，熔断电路11A)的数目也不受限制。因此，各个熔断电路的类型彼此之间可以完全不相同，并且可以多个多个地提供相同类型的熔断电路(例如，四个四个提供)。
在该实施例中，各个熔断电路11A、11B、11C、11D、11E…中包括的异或电路EXOR以及异或非电路EXNOR由称作“掩码”的概念代表。具体地说，向每个异或电路EXOR分配“0”作为掩码位，并且向每个异或非电路EXNOR分配“1”作为掩码位，这样来指定各个熔断电路11A、11B、11C、11D、11E…的电路配置。因此，第一熔断电路11(参考图2)的掩码、完全反转熔断电路11a(参考图12)的掩码、高位反转熔断电路11b(参考图16)的掩码、以及低位反转熔断电路11c(参考图17)的掩码分别如表1所示。
表1
如上所述，该实施例中准备的熔断电路的类型是任意的，并且可以提供具有其他掩码的熔断电路。当然，每个掩码的位数是“n”，并且与要存储的地址的位数一致。
在该实施例中，使用各个熔断电路的掩码，将要存储的地址分配到最优熔断电路。下面将具体描述这种分配的方法。
图20是用于解释在该实施例中决定要使用的熔断电路的优选方法的流程图。
首先，创建切断程序熔断器的数目表(步骤S50)。图21示出了作为示例的切断程序熔断器数目表，并且该表具有多个要存储的地址(在该示例中，是地址#1至地址#8)与所准备的多种类型熔断电路(该示例中是熔断电路11A至11H)的矩阵结构。此外，在上述两者之间的每一个交点(方框)中写入所需的切断程序熔断器数目(切断程序熔断器数目仅仅作为示例)。
每个写入的切断程序熔断器数目表示在允许与这一列方向相对应的熔断电路存储与这一行方向相对应的地址时所需的切断程序熔断器数目。例如，该表表示，在允许各个熔断电路存储图21所示的地址#1的情形中，当使用熔断电路11A时必须切断十个程序熔断器，并且当使用熔断电路11B时，必须切断三个程序熔断器。
通过对要存储的地址的每一位与每个熔断电路的掩码所对应的位进行异或运算，可以计算切断程序熔断器的数目。
将描述具体示例。在地址#1的位配置以及熔断电路11A的掩码如表2所示的情形中，当对彼此相对应的位进行异或运算时，变为“0”的有两位，并且变为“1”的有十位。同时，在地址#1的位配置以及熔断电路11B的掩码如表3所示的情形中，当对彼此相对应的位进行异或运算时，变为“0”的有九位，并且变为“1”的有三位。
表2
表3
这里，运算后变为“0”的每一位是在使用相关熔断电路时不切断其程序熔断器的位，并且运算后变为“1”的每一位是在使用相关程序熔断器时必须切断程序熔断器的位。因此，如果对运算后变为“1”的位数进行计数，则可以计算切断程序熔断器的数目。
在上述示例中，在允许熔断电路11A存储地址#1的情形中，必须切断十个程序熔断器，并且在允许熔断电路11B存储地址#1的情形中，必须切断三个程序熔断器。在这种情形中，在切断程序熔断器数目表中，向地址#1与熔断电路11A的交点写入“10”，并且向地址#1与熔断电路11B的交点写入“3”。对要存储的地址与所准备的熔断电路的所有组合执行这种操作，并且创建图21所示的切断程序熔断器数目表。
接着，在写入了每个地址的最小切断程序熔断器数目的交点中设置选择标记(步骤S51)。然而，禁止选择其中切断程序熔断器数目为0的交点。这是因为切断程序熔断器数目为0的组合被视为处于前述“未使用状态”，因此不能执行HIT检测。在图21中，在设置了选择标记的交点上标出符号○(单圈)或◎(双圈)。在每个地址中，写入了最小切断程序熔断器数目的交点不限于一个，并且可以是两个或多个。在这种情形中，在写入了最小切断程序熔断器数目的所有交点中都设置选择标记。
接着，对每种类型的熔断电路的选择标记数目进行计数，并且基于计数结果，设置(或取消)满标记(FL标记)以及溢出标记(OF标记)(步骤S52)。向每种类型的熔断电路分配FL标记和OF标记，并且这当中，当与这一类型的熔断电路相对应的一列中包括的选择标记数目等于或超过相关熔断电路数目时设置FL标记，并且当与这一类型的熔断电路相对应的一列中包括的选择标记数目超过相关程序熔断器数目时设置OF标记。
作为示例，在图21中示出了各种熔断电路的数目为“2”的情形。在该示例中，当设置了两个或更多个选择标记时(在熔断电路11B、11C以及11G中)设置FL标记，并且当设置了三个或更多个选择标记时(在熔断电路11B和11G中)设置OF标记。
接着，确定是否设置了至少一个OF标记(步骤S53)。结果，当没有设置OF标记时(步骤S53否)，从每个地址去除重复的选择标记(步骤S57)，并且完成这一系列处理。去除重复选择标记的方法是任意的，并且可以去除任何选择标记，只要对每个地址仅仅设置一个选择标记。然后，与最终设置了选择标记的交点相对应的熔断电路就是选中的熔断电路。
同时，如图21所示的示例一样，当设置了至少一个OF标记时(步骤S53是)，必须去除设置了OF标记的列(在图21所示的示例中是熔断电路11B和11G的列，后文称作“需处理的列”)中的某些选择标记。在这种情形中，注意在需处理的列中设置了选择标记的交点(后文称作“需处理的点”，在图21中是标注了符号◎(双圈)的交点)。然后，确定在需处理的点所属的行(例如，在图21中，是地址#1、#2、#5、#6、#7以及#8的行，后文称作“需处理的行”)中是否设置了其他选择标记(步骤S54)。具体地说，确定是否存在重复的选择标记。
注意，在图21所示的示例中，地址#1、#5和#7的行是涉及熔断电路11B的需处理的行，并且地址#2、#6、#7和#8的行是涉及熔断电路11G的需处理的行。地址#7的行涉及熔断电路11B和11G两者。
作为这种确定的结果，当在需处理的行中设置了其他选择标记时(步骤S54是)，取消需处理的点处的选择标记，并且向其中重写“0”作为切断程序熔断器的数目(步骤S55)。
这里，当在需处理的行中包括多个需处理的点时(在图21所示的示例中，地址#7的行)，优先取消属于需处理的点较多的列(熔断电路11G的列)中的选择标记。然后，返回步骤S52，更新FL标记和OF标记的内容。具体地说，作为执行步骤S55的处理的结果，如果存在要取消的FL标记和OF标记，则取消这些标记。
图22示出了对图21所示的切断程序熔断器数目表重复执行上述处理(S52至S55)的结果。如图22所示，可以理解，通过上述处理，解决了熔断电路11B的溢出。
如上所述，根据上述处理，无需增加切断程序熔断器数目就可以执行熔断电路的最优分配。注意，向取消了选择标记的交点中重写“0”是用来防止在相关交点处再次设置选择标记的处理。
同时，即使重复执行步骤S52至S55的处理，当仍然留有需处理的行以及需处理的列时，换句话说，当在需处理的列中不存在重复的选择标记时(步骤S54否)，那么，在属于需处理的列的交点之中，在这样的交点上设置选择标记该交点中写入的切断程序熔断器数目相对于需处理的点中写入的确定重新熔断器数目具有最小的增量(步骤S56)。
此时，设置了FL标记的列(例如，图22中熔断电路11C的列，后文称为“禁止列”)中的交点被设置为不能选择。这是因为，当在属于禁止列的交点上设置选择标记时，就会在禁止列中设置OF标记，并且不受欢迎地生成新的需处理的列。
然后，处理前进到步骤S55，其中取消需处理的点处的选择标记，并且向其中重写“0”作为切断程序熔断器数目。此外，返回步骤S52，更新FL标记和OF标记的内容。
图23示出了对图22所示的切断程序熔断器数目表执行上述处理(S56、S55以及S52)的结果。具体地说，在图22所示的阶段中，存在三个需处理的行(地址#2、#6以及#8)。这当中，对于地址#2，当选择与熔断电路11C相对应的交点时，作为最小数目其增量变为“1”。然而，因为熔断电路11C的列是禁止列，所以不能选择该交点。因此，可选的列是熔断电路11E，并且在这种情形中，增量是“2”。
同时，对于地址#6，当选择与熔断电路11H相对应的交点时，其增量变为最小，并且在这种情形中，增量也是“2”。此外，对于地址#8，当选择与熔断电路11C或熔断电路11H相对应的交点时，其增量变为最小，并且在这种情形中，增量是“1”。然而，因为熔断电路11C的列是禁止列，所以不能选择相关列。
根据上述操作，确定要设置选择标记的交点是与地址#8以及熔断电路11H相对应的交点。如图23所示，在相关交点上设置选择标记，并且取消与地址#8以及熔断电路11G相对应的交点上的选择标记。结果，解决了熔断电路11G的溢出，并且将取消与熔断电路11G相对应的OF标记。如上所述，根据上述处理，在使切断程序熔断器数目的增长最小的同时，可以执行熔断电路的最优分配。
当通过上述处理(S52至S56)完成OF标记的去除时(步骤S53否)，从每个地址中去除了重复的选择标记(S57)，并且完成这一系列处理。如上所述，与每个地址中最终设置了选择标记的交点相对应的熔断电路将是选中熔断电路。这一系列处理也可以由计算机的软件进程执行，并且基于相关进程所获得的结果来控制熔断器切断装置。
根据该实施例，无论所准备的熔断电路的类型和数目如何，总是可以最小化要切断的程序熔断器数目。另外，在该实施例中，当所准备的熔断电路的类型较多时，可以总体上减小要切断的程序熔断器数目。这样，根据该实施例，可以进一步减小半导体器件110的制造成本，另外，可以进一步提高作为最终产品的半导体器件110的可靠性。
本发明决不应受限于前述实施例，而是可以在所附权利要求所列出的本发明的范围之内做出各种修改，并且这些修改当然包括在本发明的范围之内。
例如，在上述各个实施例中，使用了动态类型的熔断电路，这种电路与定时信号(S1至S3)同步执行预充电操作。然而，本发明并不局限于此，例如，还可以使用静态类型的熔断电路。动态类型的熔断电路适于应用在诸如DRAM之类执行动态操作的半导体器件中，而静态类型的熔断电路适于应用在诸如SRAM之类执行静态操作的半导体器件中。
此外，在上述各个实施例中，使用了存储电路，在每个存储电路中通过切断熔断元件，输出上升为高电平；然而，还可以使用这样的存储电路，其中在每个存储电路中通过切断熔断元件，输出下降为低电平。
权利要求
1.一种半导体器件，包括至少一个第一熔断电路，所述第一熔断电路包括存储电路组，其包括多个程序熔断器，并且基于所述多个程序熔断器的切断模式来存储想要的地址；命中检测单元，其检测所述存储电路组中存储的地址与选中地址之间的匹配；以及使用确定单元，其响应于所述多个程序熔断器中至少一个切断的事实，激活所述命中检测单元。
2.如权利要求1所述的半导体器件，其特征在于还包括至少一个第二熔断电路，所述第二熔断电路包括存储电路组，其包括多个程序熔断器，并且基于所述多个程序熔断器的切断模式来存储想要的地址；使能熔断器；以及命中检测单元，其响应于所述使能熔断器切断的事实，检测所述存储电路组中存储的地址与选中地址之间的匹配。
3.如权利要求1所述的半导体器件，其特征在于还包括至少一个第二熔断电路，所述第二熔断电路包括存储电路组，其包括多个程序熔断器，并且基于所述多个程序熔断器的切断模式来存储想要的地址；使能熔断器；以及命中检测单元，其检测所述存储电路组中存储的地址与选中地址之间的匹配；以及使用确定单元，其响应于所述多个程序熔断器中至少一个或所述使能熔断器切断的事实，激活所述命中检测单元。
4.如权利要求2或3所述的半导体器件，其特征在于所述第一熔断电路的数目大于所述第二熔断电路的数目。
5.如权利要求1所述的半导体器件，其特征在于提供了多个所述第一熔断电路，并且所述多个第一熔断电路中至少两个被配置为能够基于所述多个程序熔断器的相同切断模式来存储彼此不同的地址。
6.如权利要求5所述的半导体器件，其特征在于所述多个第一熔断电路中的所述至少两个被配置为能够基于所述多个程序熔断器的相同切断模式来存储所有的位都彼此反转的地址。
7.如权利要求6所述的半导体器件，其特征在于，在所述多个第一熔断电路中，包括基于所述多个程序熔断器的预定切断模式来存储第一地址的类型，以及基于与所述多个程序熔断器的所述预定切断模式相同的切断模式来存储所述第一地址中所有的位都反转的第二地址的类型，这两种类型的数目实质上相同。
8.一种用于从多个熔断电路中选择要使用的熔断电路的熔断电路选择方法，所述多个熔断电路包括第一和第二类型的熔断电路，所述第一和第二类型的熔断电路被配置为能够基于多个程序熔断器的相同切断模式来存储彼此不同的地址，所述方法包括在允许所述熔断电路存储通过不切断所述第一类型熔断电路中包括的多个程序熔断器中任一个来表达的地址的情形中，选择与所述第一类型不同类型的熔断电路；并且在允许所述熔断电路存储通过不切断所述第二类型熔断电路中包括的多个程序熔断器中任一个来表达的地址的情形中，选择与所述第二类型不同类型的熔断电路。
9.一种用于从多个熔断电路中选择要使用的熔断电路的熔断电路选择方法，所述多个熔断电路包括第一和第二类型的熔断电路，所述第一和第二类型的熔断电路被配置为能够基于多个程序熔断器的相同切断模式来存储彼此不同的地址，所述方法包括当组成要存储的地址的所有位具有一个逻辑值时，选择所述第一类型的熔断电路；以及当组成要存储的地址的所有位具有其他逻辑值时，选择所述第二类型的熔断电路。
10.如权利要求9所述的熔断电路选择方法，其特征在于，对于组成要存储的地址的各位中的一部分，确定具有所述一个逻辑值的位数与具有所述其他逻辑值的位数中哪一个较大，当具有所述一个逻辑值的位数较大时，选择所述第二类型的熔断电路，并且当具有所述其他逻辑值的位数较大时，选择所述第一类型的熔断电路。
11.一种半导体器件，包括多个熔断电路，其中每个熔断电路包括多个程序熔断器，并且基于所述多个程序熔断器的切断模式来存储想要的地址，其中所述多个熔断电路中至少两个被配置为能够基于相同的切断模式来存储彼此不同的地址。
12.如权利要求11所述的半导体器件，其特征在于所述多个熔断电路中的所述至少两个被配置为能够基于所述多个程序熔断器的相同切断模式来存储所有的位都彼此反转的地址。
13.如权利要求12所述的半导体器件，其特征在于，在所述多个熔断电路中，包括基于所述多个程序熔断器的预定切断模式来存储第一地址的类型，以及基于与所述多个程序熔断器的所述预定切断模式相同的切断模式来存储所述第一地址中所有的位都反转的第二地址的类型，这两种类型的数目实质上相同。
14.如权利要求11或12所述的半导体器件，其特征在于所述多个熔断电路包括第一类型，其基于所述多个程序熔断器的预定切断模式来存储第一地址；第二类型，其基于与所述多个程序熔断器的所述预定切断模式相同的切断模式来存储所述第一地址中所有的位都反转的第二地址；以及第三类型，其基于与所述多个程序熔断器的所述预定切断模式相同的切断模式来存储所述第一地址中部分的位反转的第三地址。
15.如权利要求14所述的半导体器件，其特征在于所述多个熔断电路还包括第四类型，所述第四类型基于与所述多个程序熔断器的所述预定切断模式相同的切断模式来存储所述第一地址中其他部分的位反转的第四地址。
16.如权利要求15所述的半导体器件，其特征在于所述第三地址是组成所述第四地址的所有位都彼此反转的地址。
17.如权利要求11至13、15以及16中任一项所述的半导体器件，其特征在于所述多个熔断电路中每一个包括命中检测单元，所述命中检测单元检测基于所述多个程序熔断器的切断模式存储的地址与选中地址之间的匹配，并且包括用于激活所述命中检测单元的装置。
18.如权利要求17所述的半导体器件，其特征在于所述激活装置包括使能熔断器，其中切断所述使能熔断器来激活与之相对应的所述命中检测单元。
19.一种用于从多种类型的熔断电路中选择要使用的熔断电路的熔断电路选择方法，所述多种类型的熔断电路被配置为能够基于多个程序熔断器的相同切断模式来存储彼此不同的地址，所述方法包括在允许每个熔断电路存储预定地址的情形中，对每种类型的熔断电路所必需的切断程序熔断器数目进行计数；以及将能够利用较小数目的切断程序熔断器来存储预定地址的熔断电路优先分配为所述预定地址的熔断电路。
20.一种用于从多个熔断电路中选择要使用的熔断电路的熔断电路选择方法，所述多个熔断电路包括第一和第二类型的熔断电路，所述第一和第二类型的熔断电路被配置为能够基于多个程序熔断器的相同切断模式来存储彼此不同的地址，其中，对于组成要存储的地址的各位中的至少一部分，确定具有一个逻辑值的位数与具有其他逻辑值的位数中哪一个较大，当具有所述一个逻辑值的位数较大时，选择所述第一类型的熔断电路，并且当具有所述其他逻辑值的位数较大时，选择所述第二类型的熔断电路。
21.如权利要求20所述的熔断电路选择方法，其特征在于在允许熔断电路存储通过不完全切断所述第一类型熔断电路中包括的多个程序熔断器来表达的地址的情形中，选择与所述第一类型不同类型的熔断电路，并且在允许熔断电路存储通过不完全切断所述第二类型熔断电路中包括的多个程序熔断器来表达的地址的情形中，选择与所述第二类型不同类型的熔断电路。
全文摘要
公开了一种能够减小其中使用的程序熔断器数目的半导体器件以及一种熔断电路选择方法。该半导体器件包括至少一个第一熔断电路，所述第一熔断电路包括存储电路组，其基于多个程序熔断器的切断模式来存储想要的地址；命中检测单元，其检测所述存储电路组中存储的地址与选中地址之间的匹配；以及使用确定单元，其响应于所述多个程序熔断器中至少一个切断的事实，激活所述命中检测单元。如上所述，第一熔断电路基于程序熔断器本身是否切断，来确定第一熔断电路是处于使用状态还是未使用状态。因此，使能熔断器变为不必要。
文档编号G11C29/00GK1822222SQ20051013160
公开日2006年8月23日 申请日期2005年12月15日 优先权日2004年12月15日
发明者北山诚, 川真田阳介 申请人:尔必达存储器股份有限公司