专利名称：：系统中具有不同操作的相同芯片的制作方法
技术领域：
：本发明涉及根据在系统中所处的位置以不同方式操作的芯片。
背景技术：
：已经提出了存储系统中存储芯片的各种不同布置。例如，在传统的同步动态随机存取存储器(DRAM)系统中，存储芯片通过双向数据总线传递数据，并通过命令和地址总线接收命令及地址。存储芯片具有连接到总线的短线。在其它存储系统中，存储芯片接收信号，并将它们转发到两个或更多个存储芯片系列中的下一个存储芯片。在这些系统的一些中，该的始发芯片。这称作环。存储模块包括其上设置了多个存储芯片的衬底。存储芯片可仅设置在衬底的一侧，或者设置在衬底的两侧。在一些系统中，緩沖器也设置在衬底上。对于至少一些信号，緩冲器在模块上的存储控制器与存储芯片之间接口。在这样一种緩沖系统中，存储控制器对于緩冲器可使用与緩冲器对于存储芯片所使用的不同的信令(例如，频率和电压值，以及点对点相对多点布置)。通过以下乡合出的对本发明实施例的详细描述和附图，将会更全面地理解本发明，但是不应将本发明限制于所述的具体实施例，而是它们仅用于说明和理解。图1-3各为根据本发明一些实施例包括第一和第二存储芯片的系统的框图表示。图4是根据本发明一些实施例包括第一和第二存储模块的系统的框图表示。图5是根据本发明一些实施例包括存储模块的系统的框图表示。图6-7各为根据本发明一些实施例包括存储芯片的系统的框图表图8为根据本发明一些实施例的存储芯片的布置的框图表示。图9是根据本发明一些实施例在模块上包括緩沖器的系统的框图表示。图10-11各为根据本发明一些实施例包括存储控制器的系统的框图表示。具体实施例方式参照图1,存储系统包括通过导线16耦合到第一存储芯片20的存储控制器10。存储芯片20通过导线26和导线28耦合到第二存储芯片30。存储芯片30通过导线36耦合到存储控制器10，形成环形布置。一些实施例没有包括图1所示的一些细节。在图1中，芯片20在系统中处于第一位置，且控制电路24处于第一位置状态。芯片30在系统中处于第二位置，且控制电路34处于第二位置状态。当然，控制电路24和34可同时处于与其它情况有关的其它状态。在图2中，芯片20处于第二位置，且控制电路24处于第二位置状态。芯片30处于第一位置，且控制电路34处于第一位置状态。存储芯片20和30以相同方式制造，但是当在系统中处于不同位置时以不同方式操作，以允许图l或图2的任一种配置，而无需改变存储系统的整体操作。在图1和图2的实施例中，芯片之间的所示导线仅以一个方向传参照图1，当控制电路24处于第一位置状态时，它使选择电路50将通过端口22-1*接收的信号传递到导线56，而不传递到导线58。导线58上的"X"表示信号没有从端口22-1通过其中。控制电路24还使发射器64被启用，但没有启用耦合到端口22-3的接收器(图3中的68)。来自核心76的读数据被提供到选择电路54,从其中该读数据通过端口22-2发射到导线26和端口32-1。当其处于第二位置状态时，控制电路34使选择电路80将通过端口32-1接收的信号传递到导线88,而不传递到导线86。导线86上的"X"表示信号没有从端口32-1通过其中。控制电路34还使接收器98被启用，但没有启用耦合到端口32-3的发射器(图3中的94)。来自核心106的读数据被提供到选择电路84,从其中该读数据通过端口32-2发射到导线36和存储控制器IO的端口12-2。图3与图1相似，但它示出在一些实施例中没有使用的某些附加细节。图3示出接收器68和发射器94,其中的"X"标记表明它们未启用。图3还示出引起对核心76和106执行操作的命令解码器74和104。图3还标识出命令、地址和写数据从存储控制器10通过端口22-1经由接收器62发送到选择电路50。某些命令、如读命令没有与写数据关联。在一些实施例中，可能存在没有关联地址的某些命令。同样，在一些实施例中，可能存在没有直接关联命令的写数据或地址。选择电路50选择命令、地址和写数据通过导线56传递到命令解码器74，以及通过发射器64和端口22-3传递到芯片30。相应地，还将命令、地址和写数据通过端口32-3和接收器98发射到命令解码器104。导线78和108将读^:据从核心76和106传送到选择电路54和84。来自芯片20的读数据通过发射器72从选择电路54传递到端口22-2、导线26、端口32-1,再到接收器92和选择电路80。选择电路80通过导线88将读数据传递到选择电路84。在图3的情况中，选择电路84用作来自导线88的读H据与来自导线108的读数据之间的多路复用器。发射器102将信号从选择电路82发射到端口32-2和导线36。对于图3的实施例(但不是对于某些其它实施例)，下表总结了信号的类型和方向。<table>tableseeoriginaldocumentpage8</column></row><table>在不同的实施例中，可存在将命令传递到命令解码器74和104的不同方式。例如，在一些实施例中，所有命令都转到所有芯片，且命令解码器74和104包括地址比较器或其它电路，以确定哪些命令打算送往其中。地址比较器或其它电路可就在命令解码器之前。在这些实施例中，如果命令打算仅送往芯片20，则它也会通过发射器64发射到芯片30。在其它实施例中，如果命令被送往芯片20，则它可被剥离，以便它不会还转到芯片30，但是如果它被送往芯片30,则它会经过芯片20。还可采用其它技术和变化。在不同的实施例中，导线可具有不同数量的线路或通道(宽度)。(根据某种术语，在差分串行信令中，通道包括两条线路，而对于单端串行信令，通道包括一条线路。)仅作为实例，导线16和导线28可能各是六通道宽，而导线26和导线36可能各是八通道宽。在这个实例中，芯片20和30的第一端口(22-1,32-1)为八通道宽。在这个实例中，在图1的情况下，端口22-1的两个端口没有连接到导线16,但是端口32-1的所有端口均连4妾到导线26。在图2的情况下，端口32-1的两个端口没有连接到导线16，但是端口22-1的所有端口均连接到导线26。选择电路50和80以及可能的其它电路适当地进行响应。存在端口及导线线路的数量的其它可能性。可以存在不是如图1-3所示的由选择电路50和80控制的附加导线和端口。可以存在不是所示端口的一部分的附加端口(例如不是芯片20中的端口22-1、22-2、22-3的一部分)。图3说明耦合到控制电路24和34的导线118和120。导线118和120各可以是单个导线或者多于一个导线。导线118和120传送位置状态控制信号以对控制电路24和34的位置状态进行控制。在一些实施例中，没有包括导线118和120,且控制电路24和34的位置状态通过其它部件、例如通过导线16和28来控制。导线28任一侧上的发射器和接收器64、68以及94、98的双向性质可加入焊盘电容。但是，通过使导线28保持较短，这个附加电容的影响可减小，使得信令频率没有受到过度影响。图4说明包括衬底152的模块150，衬底152支撑存储芯片20-1、20-2、...20-N，图1和图3中的芯片20是一个实例。模块170包括衬底172，衬底172支撑存储芯片30-1、30-2、...30-N,图1和图3中的芯片30是一个实例。导线16-1、16-2、...16-N、导线26-1、26-2、...26-N、导线28-l、28-2、...28-N以及导线36-1、36-2、…36-N传送图1-3的导线16、26、28和36上的类型的信号，或者信号可以是不同的。可存在未示出的其它导线。衬底152和172在它们的其它侧上也可具有芯片。导线182和导线184提供位置状态控制信号Cl和C2。信号Cl通过导线118-1、118-2、...118-N提供到芯片20-1、20-2、...20-N中的控制电路。图3中的导线118是导线118-1...118-N其中之一的一个实例。信号C2通过导线120-1、120-2、...120-N提供到芯片30-1、30-2、...30-N中的控制电路。图3中的导线120是导线120-1...120-N其中之一的一个实例。在图4中，在一些实施例中，信号C1的电压与信号C2的电压相反。例如，在操作中，如果C1为逻辑高电压信号，则信号C2将是逻辑低电压信号。存在可生成信号Cl和C2的各种方式。一种简单方法是让母板上的电路提供信号Cl的电压和信号C2的电压。在一些实施例中，处于第一位置的所有存储芯片组可接收信号Cl，而处于第二位置的所有存储芯片组可接收信号C2。在一些实施例中，信号C2可通过反转信号C1来产生(参见图5)。在一些实施例中，母板的电路只是耦合到电源以便产生信号Cl的电阻器以及产生信号C2的反相器。可采用更复杂的电路。另一种方法是让C1和/或C2由存储控制器来发送。又一种方法是让信号在模块上生成。模块上的非易失性存储器可用来提供与模块上芯片组的位置有关的信息一尽管这可能限制模块可处于哪一位置的灵活性。还可采用其它方法。控制电路(例如24和34)的位置状态可在引导时(当计算机系统启动时)、在模块的热交换之后和/或在其它时间设置。在一些实施例中，控制电路锁存信号Cl或C2的值，使得导线182和184不必保持有效，或使得导线182和184还可在位置状态设置之后用于其它目的。图5与图4相似，但是它说明模块180，其中衬底182具有第一侧182-1和第二侧182-2。芯片20-1...20-2位于182-1—侧，芯片30-1...30-2位于182-2—侧。在图5的实例中，信号Cl通过导线182接收，信号C2通过反相器中90产生。但是，图5的系统可具有直接来自母板、存储控制器、模块或其它地方的信号Cl和C2两者。图6说明多于两个存储芯片可处于环中。具有端口42-1、端口42-2和端口42-3的存储芯片40耦合到芯片30。芯片40可与芯片20和30相同。芯片20、30和40可处于芯片的不同组(例如列)中或者处于同一组中。导线28以星形方式耦合在端口22-3、端口32-3和端口42-3之间。虽然图6示出串联的三个存储芯片，但在其它实施例中，存在三个以上串联的存储芯片，其中第三端口以星形布置耦合。导线46耦合端口32-2和42-1。导线36将端口42-2耦合到端口12-2。在一些实施例中，芯片40的控制电路和芯片30的控制电路34均处于第二位置状态，而芯片20的控制电路24处于第一位置状态。因此，并非每一个芯片为了芯片操作都需要考虑在系统中处于不同的位置。在图6的情况中，芯片20处于第一位置，而芯片30和40处于第二位置。芯片40可设置在与芯片20和30相同的模块上或者不同的模块中。芯片20、30和40可设置在同一衬底上、三个不同的衬底上或者两者的组合。在环中可存在附加芯片。为了简洁起见，芯片20、30和40中的电路未示出，但是它可与图3中的相同或者不同。图7说明与图1的系统相似的系统，但是在图7中，各存储芯片的读数据更直接地提供到存储控制器。参照图7，导线216耦合在存储控制器210的端口212-1与存储芯片220的端口222-1之间。存储控制器210可与存储控制器IO相同或者不同。导线228耦合在芯片220的端口222-3与存储芯片230的端口232-3之间。导线226耦合在芯片220的端口222-2与控制器210的端口212-2之间。导线236耦合在芯片220的端口232-2与端口212-3之间。在一些实施例中，导线226和236的线路数量各为图1的导线26和36的一半。仅作为实例，导线26和36可具有8个通道，而导线226和236分别可具有4个通道，但是可包括各种其它数量。同样，端口212-2和端口212-3之和的端口数量可等于图1的端口12-2的端口数量。信号的类型(例如命令、地址和写数据)在图7的导线216和228上可与在图1的导线16和28上相同。同样，导线226和236上的信号类型(例如读数据)可与在导线26和36上的相同。另外，芯片220和230在导线228上是发送还是接收信号，可取决于它们在系统中的位置。导线216和228的通道数量可与导线16和28的通道数量相同或者不同(例如一半)。图8iJi明通过导线274-1和274-2接收信号的存储芯片270-1和270-2。芯片270-1通过导线278和276耦合到存储芯片280-1，芯片270-2通过导线288和286耦合到存储芯片280-2。芯片280-1和280-2通过导线290和292提供信号。在一些实施例中，导线274-1和274-2上的信号类型与在图1的导线16上的相同；导线278和288上的信号类型与在图1的导线28上的相同；且导线276、286、290和292上的信号类型可与在图1的导线26和36上的相同。芯片270-1、270-2、280-1和280-2在导线278和288上是发送还是接收信号，可取决于它们在系统中的位置。导线276、286、290和292中的线路数量可与导线36中的相同，或者它们可能是某个其它数量、例如导线36的线路数量的一半。导线274-1、274-2、278和288的线路数量可与导线16和28的线路数量相同或者不同(例如一半)。图9说明一种系统，它与图1-4或图1-3和图5相似地进行操作，但是衬底表面310包括连同芯片20-l…20-N—起的緩冲器312，衬底表面320包括连同芯片30-l…3O-N—起的緩冲器322。点对点或多点导线可用于緩冲器与存储芯片之间。存储控制器300可与存储控制器IO相同或相似。可存在未示出的附加导线。图9中的导线304和16-1...16-N上的信号可具有与图1-3中的导线16以及图4和图5中的16-1...16-N上的信号相同的类型。图9中的导线36-1...36-N和导线308上的信号可具有与图1-3中的导线36以及图4和图5中的导线36-l…36-N上的信号相同的类型。图9中的导线26-1...26-N和导线28-l…28-N上的信号可具有与图1-3中的导线26和28以及图4和图5中的导线26-1...26-N及导线28-1...28-N上的信号相同的类型。在一些实施例中，存储控制器300与緩冲器312和322之间电压和频率以及可能的信令技术可与緩冲器312和322与芯片20-l…20-N和30-l…30-N之间的不同。在一些实施例中，对于每一组(例如列)芯片存在不同的緩冲器。在其它实施例中，緩冲器可在多于一组芯片之间共享。例如，在图9中，緩沖器312可服务于两个緩沖器312和322的功能。图IO说明一种系统，其中存储控制器IO(或者本公开中的另一个控制器)处于芯片350中，芯片350还包括计算机系统处理器。芯片310可包括多个处理器和多个核心。芯片350耦合到输入/输出控制器356,输入/输出控制器356又耦合到用于无线通信的无线发射器和接收器358。并非对于所有实施例都需要无线发射器的接收器358。图11说明一种系统，其中存储控制器10(或者本公开中的另一个控制器)处于存储控制器集线器362中，存储控制器集线器362耦合到处理器芯片364，并耦合到输入/输出控制器366，输入/输出控制器366又耦合到用于无线通信的无线发射器和接收器358。如前面所述，并非对于所有实施例都需要无线发射器和接收器358。附加信息和实施例本发明不限于任何特定的信令技术或协议。例如，信令可以是单端或者差分的。信令可仅包含两个电压电平，或者包含多于两个电压电平。时钟(或选通脉沖)可与信号分开发送或者嵌入信号中。可采用各种编码技术。可采用串行或传统的并行信令。信号可为分包、复用形式，或者具有专用线路。例如，命令、地址、写数据信号可被分包或时间复用。或者，可存在用于命令的专用线路、用于地址的专用线路和用于写数据的专用线路，或者它们的某种组合。本发明不限于特定类型的发射器和接收器。各种钟控技术可用于发射器和接收器以及其它电路中。附图中的接收器符号可包括初始接收电路和相关的锁存及钟控电路。根据某种术语，在一些实施例中，导线16、26、28和36的组可称作包括通道的链路，但是也可采用其它类型的信令。在示出一个或多个模块的附图中，可存在与所示模块并联和/或串联的一个或多个附加模块。存储控制器可具有耦合到模块的一个以上信道。组中的一个或多个芯片可主要用于纠错。控制电路24和34可执行本公开中没有描述的附加功能，或者可存在未示出的附加控制电路。在一些实施例中，除了位置状态之外，信号Cl和C2还可用来传送信息。芯片中可存在附图中未示出的各种电路。当附图示出通过导线连接的两个块时，可存在未示出的中间电路。块的形状和相对大小不是要与实际形状和相对大小相关。实施例是本发明的实现或实例。说明中提到"实施例"、"一个实施例"、"一些实施例"或者"其它实施例"是指结合这些实施例所述的特定特征、结构或特性包含在本发明的至少一些实施例但不一定是全部实施例中。出现"实施例"、"一个实施例"或"一些实施例"的各种情况不一定都表示同一实施例。在提到元件"A"耦合到元件"B"时，元件A可直接耦合到元件B,或者例如通过元件C间4妄耦合。当说明书或权利要求书说明一个组件、特征、结构、过程或特性A"引起"一个组件、特征、结构、过程或特性B时，它表示"A"至少是"B"的部分原因，但是可能还存在协助引起"B"的至少一个其它组件、特征、结构、过程或特性。如果说明书提到一个组件、特征、结构、过程或特性"可以"、"可能"或者"能够"被包括，则不要求一定包括该特定组件、特征、结构、过程或特性。如果说明书或权利要求书提到"一个"元件，则并不表示只有一个这种元件。如果说明书或权利要求书提到"一个附加"元件，则并不排除存在一个以上这种附加元件。本发明不限于本文所述的具体细节。实际上，在本发明的范围之内，可对以上说明书和附图进行其它许多变化。因此，是以下包含对本发明的任何修改的权利要求书定义了本发明的范围。权利要求1.一种芯片，包括存储核心、控制电路以及第一端口、第二端口和第三端口；其中第一端口仅接收信号，第二端口仅提供信号，且所述控制电路控制第三端口是仅接收信号还是仅提供信号。2.如权利要求1所述的芯片，其中当所述芯片在系统中处于第一位置时，所述控制电路处于第一位置状态，并且当所述芯片在所述系统中处于第二位置时，所述控制电路处于第二位置状态。3.如权利要求1所述的芯片，其中所述控制电蹈-接收位置状态控制信号，并在所述控制信号处于第一电压范围时将其自身置于第一位置状态，而在所述控制信号处于第二电压范围时将其自身置于第二位置状态。4.如权利要求3所述的芯片，其中在所述控制电路处于第一位置状态时，可操作的第一端口的数量与在所述控制电路处于第二位置状态时不同。5.如权利要求3所述的芯片，还包括耦合到第三端口的发射器和接收器，其中如果所述控制电路处于第一位置状态，则它激活所述发射器而不激活所述接收器，并且如果所述控制电路处于第二位置状态，则它激活所述接收器而不激活所述发射器。6.如权利要求5所述的芯片，还包括耦合到所述核心的命令解码器电路以及分别耦合到第一和第二端口的第一和第二选择电路，其中如果所述控制电路处于第一位置状态，则它指示第一选择电路将从第一端口接收的信号传递到所述发射器和所述命令解码器，而不传递到第二选择电路，并且如果所述控制电路处于第二位置状态，则它指示第一选择电路将从第一端口接收的信号传递到第二选择电路，而不传递到所述发射器和所述命令解码器。7.如权利要求1所述的芯片，还包括耦合到所述核心的命令解码器，其中如果命令被送往所述芯片，并且是读命令，则所述命令解码器引起对所述核心执行读操作，且所得到的读数据从所述核心提供到第二选择电路，第二选择电路又将所述读数据提供到第二端口。8.如权利要求l所述的芯片，其中第二端口仅提供读数据。9.一种系统，包4舌第一和第二芯片，各包括存储核心、控制电路以及第一端口、第二端口和第三端口；以及其中对于第一和第二芯片，第一端口仅接收信号，第二端口仅提供信号，并且所述控制电路控制第三端口是仅接收信号还是仅提供信号，且其中第一芯片的第三端口耦合到第二芯片的第三端口。10.如权利要求9所述的系统，还包括耦合到第一芯片第一端口的存储控制器，其中第一芯片的所述控制电路指示第一芯片中的发射器通过第一芯片的第三端口将信号发射到第二芯片的第三端口和接收器，并且第一芯片的第二端口耦合到第二芯片的第一端口。11.如权利要求10所述的系统，其中在操作中，通过第一芯片的第一端口接收的所述信号是来自所述存储控制器的地址、命令和写数据信号，并且其中由第一芯片的第二端口提供到第二芯片的第一端口的所述信号是读数据信号。12.如权利要求9所述的系统，其中在操作中，第一芯片的第一端口和第二芯片的第三端口仅接收命令、地址和写数据信号，而第一芯片的第二端口和第二芯片的第二端口仅提供读数据。13.如权利要求9所述的系统，其中第一芯片是耦合到存储控制器的第一组芯片的一部分，而第二芯片是耦合在第一组芯片与所述存储控制器之间的第二组芯片的一部分。14.如权利要求9所述的系统，还包括耦合到第一芯片的存储控制器和耦合在第二芯片与所述存储控制器之间的第三芯片。15.如权利要求9所述的系统，还包括分别支撑第一和第二芯片的第一和第二模块村底，其中第一模块衬底还支撑与第一芯片相同的附加芯片，且第二模块衬底还支撑与第二芯片相同的附加芯片。16.如权利要求15所述的系统，其中第一和第二模块衬底各包括与所述模块衬底上的所述芯片接口的緩沖器。17.如权利要求9所述的系统，还包括第一侧支撑第一芯片和与第一芯片同一列的其它芯片而第二侧支撑第二芯片和与第二芯片同一列的其它芯片的模块衬底。18.如权利要求9所述的系统，还包括耦合到第一芯片的存储控制器，其中所述存储控制器还耦合到无线发射器和接收器。19.一种方法，包括将第一组和第二组芯片置于计算机系统中，其中第一组和第二组的芯片各具有控制电路；使第一组芯片的所述控制电路处于第一位置状态，并使第二组芯片的所述控制电路处于第二位置状态；以及其中每个所述芯片的第一端口仅接收信号，每个所述芯片的第二端口仅提供信号，且第一组芯片中的所述控制电路使第一组芯片通过第一组芯片的第三端口仅提供信号，而第二组芯片中的所述控制电路使第二组芯片通过第二组芯片的第三端口仅接收信号。20.如权利要求19所述的方法，其中通过第一芯片的第一端口接收的所述信号是来自存储控制器的地址、命令和写数据信号，并且其中由第一芯片的第二端口提供到第二芯片的第一端口的所述信号是读数据信号。21.如权利要求19所述的方法，其中第一芯片的第一端口和第二芯片的第三端口仅接收命令、地址和写数据信号，而第一芯片的第二端口和第二芯片的第二端口仅提供读数据信号。22.如权利要求19所述的方法，还包括将存储控制器耦合到第一组芯片，并将第三组芯片耦合在第二组芯片与所述存储控制器之间。23.如权利要求19所述的方法，还包括将第一组芯片置于第一模块衬底上，并将第二组芯片置于第二模块衬底上。全文摘要在一些实施例中，芯片包括存储核心、控制电路以及第一端口、第二端口和第三端口。第一端口仅接收信号，第二端口仅提供信号，且控制电路控制第三端口是仅接收信号还是仅提供信号。描述了其它实施例并要求权利。文档编号G11C7/10GK101176160SQ200680016709公开日2008年5月7日申请日期2006年5月2日优先权日2005年5月17日发明者R·奥斯博恩申请人:英特尔公司