专利名称：：Nand快闪存储器件与改善nand快闪存储器件中单元特性的方法
技术领域：
：本发明涉及快闪存储器件，并且更具体而言，涉及一种用以改善非易失性存储器件(例如，NAND快闪存储器件)的单元分布特性的方法。背景技未快闪存储器件包括存储单元，所述存储单元通过相邻存储单元共享源极与漏极而串联连接。在此情况下，该串(string)存储单元连接至位线。存储单元为具浮动栅和控制栅的晶体管。存储单元的漏极通过选#^栅而连接至位线，并且存储单元的源极通过选择栅而连接至源极线。此外，存储单元的控制栅依次设置在存储单元串上，并且因此形成字线。以下将详细说明此NAND快闪存储器件的操作。写入数据的操作从设置为距位线最远的存储单元依次执行。施加高压Vpp至选择的存储单元的控制栅，并施加中压至位于位线侧的存储单元的选择栅和控制栅。此外，根据编程数据来施加OV或中压至位线。当施加OV至位线时，提供OV电压至选择的存储单元的漏极，并且因此电子从漏极注入至浮动栅。结果，选择的存储单元的门限值在正方向上移动。另外，同时在NAND快闪存储器件的同一块中的每个存储单元中执行擦除。亦即，在施加OV至每个控制栅与选择栅的情况下，施加高压至P型井与N型衬底，并且位线与源极线处于浮动状态。结果，对于在块中第一栅信号线102和第二栅信号线103控制以接通和断开。在完成信号写入后EL元件立刻发射光的情况下，接通和断开控制可同时进行。对于开关TFT155和存储TFT156具有相同极性的情况，通过将开关TFT155和存储TFT156的栅极连接到同一栅信号线并进行控制，栅信号线的数目可因此被减少。注意，虽然在假设EL元件110被用做由驱动TFT107和转换和驱动TFT108驱动的负栽，并且这是应用于发光器件的象素的情况下，在此提出解释，但本发明不限于此用途。即，也可能驱动诸如二极管、晶体管、电容器、电阻器的负载或其中组合这些负载的电路。这与其它实施例模式和实施例相似。实施例模式2图28A示出本发明的实施例模式2。图28A的象素具有源信号线2801、第一和第二栅信号线2802和2803、电流馈电线2804、第一开关元件2805、第二开关元件2806、驱动TFT2807、转换和驱动TFT2808、存储电容器2809以及EL元件2810。每个源信号线具有用于输入信号电流的电流源2811。注意，借助使用导线、有源层、栅材料等存储电容器2809可被形成为具有位于中间的绝缘层的电容性元件，该存储电容器可通过使用晶体管栅电容器替代而被删去。即，假若在所希望的时间周期内具有存储转换和驱动TFT2808的栅和源之间的电压的能力，则任何结构可被使用。第一开关元件2805由第一栅信号线2802控制。笫一开关元件2805的第一电极被连接到源信号线2801，第一开关元件2805的第二电极被连接到转换和驱动TFT2808的第一电极和驱动TFT2807的第一电极。第二开关元件2806由第二栅信号线2803控制。第二开关元件2806的第一电极被连接到源信号线2801，而第二开关元件2806的第二电极被连接到转换和驱动TFT2807的栅极和驱动TFT2807的栅极。驱动TFT2807的第二电极被连接到电流馈电线2804，而转换和驱动TFT2808的第二电极被连接到EL元件2810的一个电极。存储电容器2809被连接在转换和驱动TFT2808的栅极和第二电极之间，并存储转换和驱动TFT2808的栅和源之间的电压。预定的电位被输入到电流馈电线2804和EL元件2810的另一电极，这于是具有相互的电位储单元阵列具有耦接至一对位线与字线的存储单元。页面緩沖器将数据编程至选择的存储单元，或从选择的存储单元读取数据。单元特性检测电路耦接至页面緩沖器的感测节点，并且使用关于选择的存储单元的读取电压与编程电压、根据存储单元的分布状态来输出控制信号。x解码器根据输入地址来选择存储单元阵列的字线。Y解码器提供用以将数据输入至选择的存储单元中/将选择的存储单元中的数据输出的路径。在此，根据从单元特性發汪电路输出的控制信号、通过使用对应于编程验证电压的编程电压，对选择的存储单元进行编程。单元特性验证电路根据存储单元的电平状态、通过使用读取电压与编程验证电压来鉴别存储单元是否被正常编程。单元特性检测电路周期性地操作。单元特性检测电路在NAND快闪存储器件被烘焙(baked)之后操作。单元特性检测电路包括第一晶体管，配置成通过读取电压来读^接至感测节点的数据；第二晶体管，配置成根据编程發汪电压来读取^耦接至感测节点的数据；以及锁存器电路，配置成通过第一晶体管与第二晶体管、根据耦接至感测节点的存储单元中的数据的状态来执行锁存器操作。锁存器电路包括耦接于第一节点与第二节点之间的第一反相器与第二>^相器，该第二节点的电压电平作为控制信号而输出。笫一晶体管耦接于第一节点与第三节点之间，并且第二晶体管耦接于第二节点与第三节点之间。在此情况下，单元特性检测电路还包括第三晶体管，其于耦接第三节点与接地电压之间，并配置成根据感测节点的电压电平而^4t。根据单元特性验证电路所输出的控制信号，在对应的存储单元基于读取电压是已编程并且基于编程验证电压是未编程的情况下，对应的存储单元被再次编程。根据本发明的另一示例性实施例的NAND快闪存储器件包括存储单元阵列、页面緩冲器、X解码器以及Y解码器。存储单元阵列具有耦接至一对位线与字线的存储单元。页面緩沖器具有第一锁存器部与第二锁存器部，用以响应于读取控制信号来对感测节点的电压进行感测，储存并输出感测数据，或储存输入数据并经由感测节点输出该储存数据，以及根据控制信号来鉴别单元的编程状态。X解码器根据输入地址来选择与存储单元阵列有关的字线。Y解码器提供一路径，用以将数据输入选择的存储单元中/将数据从选择的存储单元中输出。在此，页面緩沖器的最高有效位寄存器或最低有效位寄存器根据单元特性刷新命令来检测所述单元的特性，并才艮据检测结果来输出信号。第一锁存器部或第二锁存器部包括锁存器电路，耦接在第一节点与第二节点之间；第一晶体管，耦接在第一节点与第三节点之间，并配置成根据读取电压来读取耦接至感测节点的数据；第二晶体管，耦接在第二节点与第三节点之间，并配置成才艮据编程mt电压来读取耦接至感测节点的数据；第三晶体管，耦接在第三节点与接地电压之间，并配置成根据感测节点的电压电平而操作；第四晶体管，配置成根据第二节点的电压电平来输出单元特性检测信号。第一锁存器部还包括数据输入电路，耦接至第一节点与第二节点，并配置成执行输入数据的操作；以及输出电路，配置成将储存于锁存器电路中的数据输出至感测节点。第二锁存器部还包括输出电路，配置成将储存于锁存器电路中的数据输出至感测节点。页面緩冲器还包括:位线选择电路，配置成根据输入地址来选择位线；比较电路，配置成通过对第一锁存器部的数据与第二锁存器部的数据比较，来鉴别对应的存储单元是否被编程，并根据鉴别结果来执行关于数据的编程^作；以及预充电电路，配置成对感测节点进行预充电。根据本发明的一个示例性实施例的一种用以改善NAND快闪存储器件中的存储单元的特性的方法，包括接收单元电压刷新命令；根据读取电压与验汪电压来鉴别选择单元的状态；以及根据鉴别结果，选择性地执行关于选择单元的再次编程。单元的状态包括第一状态，其中特定单元关于读取电压是未编程；第二状态，其中特定单元关于读取电压是已编程，并且关于J!Hi电压是未编程；以及笫三状态，其中特定单元关于读取电压与验证电压是已编程。具有第二状态的单元再次,皮编程。具有第二状态的存储单元使用验证电压而再次被编程。该方法还包括接收存储单元的地址信息，以便在接收单元电压刷新命令后来鉴别单元的状态。该地址信息为存储单元的地址信息、页面的地址信息或存储单元块地址信息。如上所述，本发明的NAND快闪存储器件检测在将数据编程状态保持一特定时间的过程中所产生的单元电压移动，并补偿检测到的单元电压移动。因此，NAND快闪存储器件中的单元分布特性得以改善。图l是图示多级单元中的普通单元分布特性的视图；图2是图示单元的门限电压相对于编程电压的增加而改变的视图；图3是图示根据本发明的一个实施例的根据NAND快闪存储器件中的单元特性改善的单元分布的视图；图4A是图示根据本发明的第一实施例的NAND快闪存储器件的框图；图4B是图示图4A中的单元特性检测电路的电路图的视图；图5是图示根据本发明的第二实施例的NAND快闪存储器件中所包括的页面緩冲器的电路图的视图；以及图6是图示改善根据本发明的第二实施例的NAND快闪存储器件中的单元特性的方法的流程图。具体实施方式以下将参照附图来更详细地解释本发明的实施例。图3示出单元分布的一部分，其中，在数据保持一特定时间之后，根据读取电压RD与验证电压PV，已发生单元电压移动。在此，区域C是正常编程的单元所分布的区域。此外，区域B指示具有移动电压的单元所分布的区域，其中单元的电压从正常区域移动，因为单元在比给定时间更长的时间内保持在同一状态下。另外，区域A表示未编程单元所分布的区域。在图4A中，本发明的第一实施例的NAND快闪存储器件包括:存储单元阵列410，用以储存数据；页面緩沖器420，用以将数据编程到存储单元阵列410中或从存储单元阵列410读取数据；X解码器430与Y解码器440,用以根据输入地址来选择存储单元阵列410的存储单元；单元特性检测电路450，用以检测存储单元的编程状态，耦接至图5中页面緩冲器420的感测节点SO，以及控制器460，用以根据单元特性检测电路450所输出的单元特性检测结果来控制误差修正。才艮据页面緩沖器420的感测节点以及通过使用编程电压与读取电压所选择的存储单元的区域(该区域为图3中A、B以及C区域中之一)，单元特性检测电路450输出序列Seq.信号。在存储单元被包括在图3的区域B中的情况下，控制器460根据序列信号对对应的存储单元进行再次编程。以下，将参照图4B来详细描述单元特性检测电路450的构造。图4B示出用以检测单元状态、以便通it^f图3的区域B中的单元进行再次编程而使所述单元移动至区域C的电路。根据本发明的一个实施例的单元特性检测电路450包括第一和第二反相器IN1、IN2,以及第一到第三N-MOS晶体管Nl到N3。第一反相器IN1与第二反相器IN2耦接于第一节点1与第二节点2之间。第一反相器IN1的输出连接至第二反相器IN2的输入，并且第二反相器IN2的输出连接至第一反相器IN1的输入，以形成锁存器电路。第一N-MOS晶体管Nl提供于第一节点1与第三节点3之间。在此，编程验逸电压PV提供至第一N-MOS晶体管Nl的栅极。此夕卜，第二N-MOS晶体管N2提供于第二节点2与第三节点3之间。在此，读取电压RD提供至第二N-MOS晶体管N2的栅极。另外，第三N-MOS晶体管N3耦接于第三节点3与接地电压之间。在此，第三N-MOS晶体管N3的栅极耦接至存储单元(未示出)与页面緩冲器(未示出)之间的感测节点SO。第一反相器IN1的输出(亦即第二节点2的信号)用以作为序列Seq.信号，其提供关于存储单元状态的信息。以下将详细说明本发明的单元特性检测电路的操作。单元特性检测电路450在存储单元保持同一状态一特定时间段后，对该单元执行特性检测，并且当产生单元电压移动时，对存储单元进行再次编程。为了检测存储单元的特性，快闪存储器件通过对感测节点SO进4预充电而接通第三N-MOS晶体管N3，并通it^加编程發汪电压PV而接通第一N-MOS晶体管Nl。当第一与第三N-MOS晶体管N1，N3被接通时，第一节点l被置为低态L并且相应地第二节点2的信号(亦即序列信号)被重置为高态(high)H。在施加读取电压RD至第二N-MOS晶体管N2的情况下，第二节点在已编程单元中保持高态H。然而，第二节点2在已擦除单元中变为低态(low)L。更具体而言，对已编程单元而言，没有电流通过感测节点SO,并且因此感测节点SO具有浮动状态。结果，第三N-MOS晶体管N3关断，并且因此第二节点2保持高态H(亦即，即使第二N-MOS晶体管N2通过读取电压RD而接通，第二节点2仍保持初始状态)。然而，对已擦除单元而言，特定电流通过感测节点SO,并且因此第三N-MOS晶体管N3接通。此外，当第二N-MOS晶体管N2通过读取电压RD而接通时，第二节点2变为低态L。在存储单元根据第二节点2的信号(亦即序列信号)而具有正常状态的情况下，区域A基于读取电压RD而对应于已擦除单元，且区域B与C基于读取电压RD而对应于已编程单元。因此，第二节点2为低态L。当再次施加编程發汪电压PV时，在单元处于区域C中的情况下，第二节点2变为高态H。此外，区域B中的单元被感知为已擦除单元，并且因此第二节点2为低态L。此外，在鉴别出单元包括于区域B中时，该单元再次被编程，使得区域B中的该单元移动至区域C。以下所示的表1是验证表，用以根据读取电压RD与编程验汪电压PV、通过使用序列Seq.的状态来帮助鉴别单元的区域。[表l]<table>tableseeoriginaldocumentpage12</column></row><table>如表l中所示，序列Seq.在重置的情况下被初始化为高态H。接着，区域A通过读取电压RD而保持高电平H,并且区域B与C通过读取电压RD而转变为^氐电平L。在施加编程發汪电压PV以分离区域B与C的情况下，区域B中的单元保持低态L，而区域C中的单元变为高态H。在施加读取电压RD与编程發汪电压PV之后，序列Seq.为低态L的单元被再次编程，并且因此单元移动至区域C中。结果，沐元的特性可得到改善，并且因此可修正由单元电压移动所导致的误差。简言之，单元特性检测电路450使用读取电压RD与编程验证电压PV来检测每个存储单元的状态。接着，快闪存储器件对特性已劣化的单元进行再次编程，因此单元的特性得到改善。在本发明的另一实施例中，快闪存储器件不具有单元特性检测电路，而是使用页面緩沖器来检测单元的状态，然后改善单元的特性。参照图5，包括在本发明的一个实施例的NAND快闪存储器件中的页面緩冲器包括位线选择电路510、第一锁存器部520以及第二锁存器部530。位线选择电路510根据输入地址来选择偶数位线或奇数位线，并且包括第一N-MOS晶体管MN1到第四N-MOS晶体管MN4。第一锁存器部520具有第五N-MOS晶体管MN5到第十三N-MOS晶体管MN13、第一与第二反相器IN1、IN2以及第二P-MOS晶体管MP2。第二锁存器部530包括第十四N-MOS晶体管MN14到第二十N-MOS晶体管MN20、第三与第四反相器IN3、IN4以及第三P-MOS晶体管MP3。页面緩冲器具有用以预充电的第一P-MOS晶体管MP1。第一P-MOS晶体管MP1耦接于第二节点SO与电源电压之间，并且响应于预充电信号PRECHb来对感测节点SO进行预充电。位线选择电路510、第一锁存器部520以及笫二锁存器部530耦接至感测节点SO。以下将详细说明第一锁存器部520。第五N-MOS晶体管MN5耦接于感测节点SO与节点QA之间，并且响应于数据传送信号DATTRANS而操作。第六N-MOS晶体管MN6与第七N-MOS晶体管MN7串^i耦接于感测节点SO与A节点QA之间。第六N-MOS晶体管MN6根据多级单元编程信号MLCPROG而操作。第七N-MOS晶体管MN7根据第二锁存器部530的B反相节点QBb而操作。第一与第二反相器IN1、IN2形成第一锁存器L1，并且耦接于A节点QA与A^jf目节点QAb之间。第二P-MOS晶体管MP2根据A节点QA而操作，并且输出数据验证信号nWDO或单元特性检测反相信号CC_N。第八N-MOS晶体管MN8与第九N-MOS晶体管MN9串联耦接于A反相节点QAb与接地电压之间。在此，第八N-MOS晶体管MN8响应于左编程电压PV_L而操作，并且第九N-MOS晶体管MN9根据感测节点SO而操作。第十N-MOS晶体管MN10耦接于A反相节点QAb与第三节点N3之间，并根据数据输A^相信号DATALOAD—N而操作。第十一N-MOS晶体管MN11耦接于A节点QA与节点N3之间，并才艮据数据输入信号DATALOAD而操作。第十二N-MOS晶体管MN12耦接于A节点QA与第二节点N2之间，并才艮据左读取电压RD—N而操作。第十三N-MOS晶体管MN13耦接于A节点QA与第三节点N3之间，并响应于通过信号QAPASS而操作。该晶体管用以输出第一锁存器LI的数据。第一锁存器Ll、第八N-MOS晶体管MN8、第十二N-MOS晶体管MN12以及第九N-MOS晶体管MN9可操作为一电路，用以根据输入至NAND快闪存储器件中的控制器(未示出)的Vt刷新命令来检测单元的特性。以下将详细说明第二锁存器部530的构成。第十四N-MOS晶体管MN14与第十五N-MOS晶体管MN15串$^接于感测节点SO与B及j目节点QBb之间。第十四N-MOS晶体管MN14根据多级单元编程MLCPROG而操作，并且第十五N-MOS晶体管MN15根据A节点QA而操作。第十六N-MOS晶体管MN16耦接于感测节点SO与B反相节点QBb之间，并根据单级(singlelevel)单元编程信号SLCPROG而操作。第三与第四反相器IN3、IN4形成耦接于B节点QB与B反相节点QBb之间的第二锁存器L2。第三P-MOS晶体管MP3根据B反相节点QBb而输出电源电压至验证信号nWDO或单元特性反相信号CC—N。第十七N-MOS晶体管MN17耦接于B反相节点QBb与第四节点N4之间，并根据写入读取电压RD一R而操作。第十八N-MOS晶体管MN18耦接于B反相节点QB与第四节点N4之间，并根据右验证电压PV一R而操作。第十九N-MOS晶体管MN19耦接于第四节点N4与接地电压之间，并根据感测节点SO而操作。第二锁存器L2、笫十七N-MOS晶体管MN17、第十八N-MOS晶体管MN18以及第十九N-MOS晶体管MN19可操作为一电路，用以根据输入至NAND快闪存储器件中的控制器的Vt刷新命令来检测单元的特性。亦即，页面緩冲器的锁存器部520与530中的每个部都具有用以检测单元特性的电路。具有上述页面緩冲器的NAND快闪存储器件根据从外部电路(未示出)输入的Vt刷新命令来检测单元的特性，并根据检测结果来改善移动单元的门限电压。在此，可根据输入的地址，以页面为单位、或以存储单元阵列的块为单位、或以单元为单位来执行对单元特性的检测。以下将详细说明包括于页面緩沖器中的单元特性电路的操作。在此，将参照图3中的单元分布，以页面緩冲器中的单元特性电路为例，来说明包括于第一锁存器部510中的单元特性电路。为了根据输入的Vt刷新命令来检测单元的特性，本实施例的NAND快闪存储器件通过将等于低态的预充电信号PRECHb施加至页面緩冲器，来接通第一P-MOS晶体管MP1，从而将感测节点SO预充电至电源电压。NAND快闪存储器件将左發江电压PV—L置为高态，从而将A反相节点QAb重置为低态。在此情况下，由于B>^相节点QBb为低态，A节点QA相应地为高态，并且因此P-MOS晶体管MP2关断。结果，单元特性^jt目信号CC_N为低态。根据输入的地址所选择的单元通过位线选择部510被耦接，并通过左读取电压RD_L被读取。在此情况下，第十二N-MOS晶体管MN12通过左读取电压RD_L而接通。此外，在对单元进行编程时，感测节点SO保持预充电的高态，并且因此第九N-MOS晶体管MN9接通。因此，A节点QA变为低态，并且因此第二P-MOS晶体管MP2接通。结果，单元特性反相信号CC_N为高态。如果单元特性反相信号CC—N才艮据左读取电压RD—L而为高态，则对应于单元特性>^相信号CC—N的单元响应于读取电压RD_L而被编程。因此，单元包括于区域B与C中。由于在单元未被编程的情况下感测节点SO变为低态，所以第九N-MOS晶体管MN9关断。因此，A节点QA整体保持高电平，并且因此单元特性反相信号CC一N保持低态。使用左發逸电压PV_L以^更划分通过左读取电压RDJL来分布的区域B与C。换言之，对于区域B与C中的单元，A节点QA以及A反相节点QAb通过左读取电压RD—L而分别为低态与高态。在此，如果再次执行左^HE电压PV—L的读取操作，则区域B中的单元关于左發汪电压PV_L被感知为未编程单元，并且区域C中的单元,皮感知为已编程单元。亦即，在单元处于区域B中的情况下，第九N-MOS晶体管MN9根据感测节点SO变为低态而关断，并且因此A反相节点QAb的电压电平没有改变。相应地，A节点QA连续保持低态，并且单元特性>^相信号CC^N为高态。然而，在单元处于区域C中的情况下，感测节点SO保持高态并且第九N-MOS晶体管MN9接通，并且因此A^jf目节点QAb与A节点QA分别变为低态与高态。结果，第二P-MOS晶体管MP2关断，并且因此单元特性反相信号CCN为低态。存储器电路应用在H.264/AVC编码架构上，以执行整像素移动估计以及亚像素移动估计计算。12.根据权利要求1所述的N端口存储器电路，其特征在于，该N端口存储器电路应用在H.264/AVC编码结构下的复仓式并行性基于上下文的自适应二进制算术编码引擎。13.—种可同时存取N端口存储器的M个存储器地址的方法，N以及M皆为自然数，且M大于N，该M个存储器地址以第一频率输入，该方法包含(a)将以该第一频率传送的M个存储器地址汇聚为以第二频率传送的N组存储器地址，其中在每一组存储器地址内的该存储器地址串联排列，且该第二频率高于该第一频率；(b)针对每一组存储器地址，分别于读取操作或写入操作时，根据该组存储器地址，通过依序存取该N端口存储器产生一组输出数据或存储一组输入数据，其中该N端口存储器以该第二频率运作；以及(c)在读取操作时，依序接收以该第二频率传送的N组输出数据，并且将该N组输出数据转换为以该第一频率传送的M个平行的输出数据。14.根据权利要求13所述的可同时存取N端口存储器的M个存储器地址的方法，其特征在于，在写入操作时，进一步包含将以该第一频率传送的该M个输入数据汇聚为以该第二频率传送的N组输入数据，其中，每一该N组输入数据中的输入数据串联排列。15.根据权利要求13所述的可同时存取N端口存储器的M个存储器地址的方法，其特征在于，该步骤(a)包含(al)基于该第一频率，闩锁每一该M个存储器地址；(a2)择一地输出该M个存储器地址，以形成N组存储器地址，其中每一该N组存储器地址包含M/N个存储器地址。16.根据权利要求13所述的可同时存取N端口存储器的M个存储器地址的方法，其特征在于，该步骤(c)包含(cl)将以该第二频率传送的每一N组输出数据分离为以该第一频率平行传送的M个输出数据；以及(c2)暂存每一该输出数据。17.根据权利要求13所述的可同时存取N端口存储器的M个存储器地址的方法，其特征在于，进一步包含虽然已参照多个说明性实施例来说明实施例，但应当理解，本领域技术人员可以想到将落入本公开的原理的精神和范围内的众多其它修改和实施例。更具体地，在4^Hf、附图及所附权利要求的范围内可对主题组合设置的组成部分和/或^:置进行各种变化和修改。除了对组成部分和/或设置的变化和修改，选择使用对本领域技术人员来说也是显而易见的。主要元件符号说明400NAND快闪存储器件410存储单元阵列420页面緩沖器430X解码器440Y解码器450单元特性检测电路460控制器510位线选择电路520第一锁存器部530第二锁存器部权利要求1.一种非易失性存储器件，包括存储单元阵列，其具有多个存储单元；页面缓冲器，其配置成将数据编程至选择的存储单元或从所述选择的存储单元读取数据；以及单元特性检测电路，其耦接至所述页面缓冲器的感测节点，并配置成使用所述选择的存储单元的读取电压与编程电压、根据所述存储单元的分布状态而输出控制信号，其中，根据从所述单元特性验证电路输出的控制信号、通过使用对应于编程验证电压的编程电压来对所述选择的存储单元进行编程。2.如权利要求1的存储器件，其中，所述单元特性验证电路根据所述存储单元的电平状态、通过使用所述读取电压与所述编程發汪电压来确定所述存储单元是否已被适当地编程，所述存储器件还包括X解码器，配置成根据输入地址来选择所述存储单元阵列的字线；以及Y解码器，配置成提供一路径，用以将数据输入所述选择的存储单元，或从所述选择的存储单元输出数据，或二者。3.如权利要求1的存储器件，其中，所述单元特性检测电路配置成周期性地操作。4.如权利要求1的存储器件，其中，所述单元特性检测电路在所述存储器件已被烘焙后操作，其中，所述存储器件为NAND快闪存储器件。5.如权利要求1的存储器件，其中，所述单元特性检测电路包括笫一晶体管，配置成通过使用所述读取电压而从所述感测节点读取数据；第二晶体管，配置成根据所述编程验证电压而从所述感测节点读取数据；以及锁存器电路，配置成根据耦接至所述感测节点的存储单元中的数据状态而执行锁存操作，所述锁存操作使用所述第一晶体管和所述第二晶体管来执行，其中，所述存储器件为NAND快闪存储器件。6.如权利要求5的存储器件，其中，所述锁存器电路包括耦接在第一节点与第二节点之间的第一反相器和第二反相器，其中，第二节点的电压电平作为所述控制信号而输出。7.如权利要求6的存储器件，其中，所述第一晶体管提供在第一节点与第三节点之间，并且所述第二晶体管提供在第二节点与第三节点之间，并且其中，所述单元特性检测电路还包括第三晶体管，其耦接在第三节点与地之间，并配置成才艮据感测节点的电压电平而操作。8.如权利要求1的存储器件，其中，根据所述单元特性验证电路所输出的控制信号，如果对应的存储单元基于读取电压是已编程且基于编程验证电压是未编程，则对所述对应的存储单元进行再次编程。9.一种NAND快闪存储器件，包括存储单元阵列，具有多个存储单元；以及页面緩冲器，具有第一锁存器部与第二锁存器部，用以响应于读取控制信号而对感测节点的电压进行感测，储存并输出感测数据或储存输入数据并经由感测节点输出所述储存数据，以及根据所述控制信号来确定单元的编程状态；其中，所述页面緩冲器的最高有效位寄存器或最低有效位寄存器根据单元刷新命令来检测所述单元的特性，并根据检测结果来输出信号。10.如权利要求9的NAND快闪存储器件，其中，所述第一锁存器部或笫二锁存器部包括锁存器电路，耦接在第一节点与第二节点之间；第一晶体管，提供在第一节点与第三节点之间，并配置成根据读取电压来读取耦接至所述感测节点的数据；第二晶体管，提供在第二节点与第三节点之间，并配置成根据编程验证电压来从所述感测节点读取数据；第三晶体管，提供在第三节点与接地电压之间，并配置成根据所述感测节点的电压电平而操作；以及第四晶体管，配置成根据第二节点的电压电平来输出单元特性检测信号。11.如权利要求10的NAND快闪存储器件，其中，所述第一锁存器部还包括数据输入电路，耦接至第一节点与第二节点，并配置成执行关于输入数据的操作；以及输出电路，配置成将储存于所述锁存器电路中的数据输出至所述感测节点。12.如权利要求10的NAND快闪存储器件，其中，所述笫二锁存器部还包括输出电路，配置成将储存于所述锁存器电路中的数据输出至所述感测节点。13.如权利要求9的NAND快闪存储器件，其中，所述页面緩沖器还包括位线选择电路，配置成根据所述输入地址来选择位线；比较电路，配置成通过对第一锁存器部的数据与第二锁存器部的数据进行比较，来确定对应单元是否被编程，并根据确定的结果来执行编程操作；以及预充电电路，配置成对所述感测节点进行预充电。14.一种用以对具有多个存储单元的NAND快闪存储器件进行IMt的方法，所述方法包括接收单元电压刷新命令；根据读取电压和發汪电压来确定选择单元的状态；以及根据指示所述单元处于不理想状态中的确定结果，对所述选择单元进行再次编程。15.如权利要求14的方法，其中，所述单元的状态包括第一状态，指示单元关于所述读取电压是未编程；第二状态，指示单元关于所述读取电压是已编程，并且关于所述!Hi电压是未编程；以及第三状态，指示单元关于所述读取电压和所述验证电压是已编程。16.如权利要求15的方法，其中，具有第二状态的单元再次被编程。17.如权利要求16的方法，其中，具有第二状态的单元使用所述验证电压而再次被编程。18.如权利要求14的方法，还包括接收所述存储单元的地址信息，以便在收到所述单元电压刷新命令后来确定所述单元的状态。19.如权利要求18的方法，其中，所述地址信息为存储单元的地址信息、页面的地址信息或者存储单元块的地址信息。全文摘要一种非易失性存储器件，包括存储单元阵列、页面缓冲器、单元特性检测电路、X解码器以及Y解码器。存储单元阵列具有耦接至位线和字线的存储单元。页面缓冲器将数据编程至选择的存储单元，或从选择的存储单元读取数据。单元特性检测电路耦接至页面缓冲器的感测节点，并使用关于选择的存储单元的读取电压与编程电压、根据存储单元的分布状态来输出控制信号。X编码器根据输入地址来选择存储单元阵列的字线。Y解码器提供一路径，用以将数据输入选择的存储单元/输出选择的存储单元中的数据。在此，根据从单元特性验证电路输出的控制信号、通过使用与编程验证电压相对应的编程电压，来对选择的存储单元进行编程。文档编号G11C16/08GK101231886SQ20071012324公开日2008年7月30日申请日期2007年7月2日优先权日2007年1月23日发明者孙之蕙,郑畯燮,金德柱申请人:海力士半导体有限公司