专利名称：在基于沟槽的碳化硅功率器件中的分裂栅结构的制作方法
技术领域：
本发明的实施例是关于功率集成电路，更确切地说，是关于在碳化硅衬底中含有分裂栅沟槽MOSFET的集成结构。
背景技术：
大多数半导体功率器件的制备都是利用硅作为衬底。目前，研发趋势正在朝着使用碳化硅(SiC)制备功率器件的方向发展，尤其是高压功率器件。碳化硅与硅相比，具有许多良好的特性，可以在高温、高功率以及高频下运行。此外，碳化硅功率器件具有很低的导通电阻(Rlism)和很高的导热性，比硅功率器件高出500至1000倍，从而可以用于制备功率器件。尽管碳化硅具有这些良好的特性，但它也有许多并不理想的特性，使得利用碳化 硅制备基于沟槽的功率器件非常困难。关于利用碳化硅制备基于沟槽的功率器件的主要问题在于，在器件运行时很大的电场应力施加在布满沟槽的氧化物上。由于在碳化硅上击穿的临界场相当高，因此在运行时布满沟槽的氧化物中产生很大的场。这种高电场应力会导致氧化物灾难性的击穿。虽然有许多工艺可以降低这种场应力，但是这些工艺不是降低了器件的导通电阻，就是在实际制备过程中不实用。正是在这一前提下，提出了本发明的各种实施例。
发明内容
本发明提供一种含有多个分裂栅沟槽MOSFET的集成结构，包括
a)一个碳化娃衬底组合；
b)多个形成在碳化硅衬底组合内的沟槽，每个沟槽内衬一个钝化层，每个沟槽都用第一导电区和第二导电区以及一个绝缘材料填充，所述的绝缘材料的介电常数与碳化硅衬底组合的介电常数接近，第一导电区通过所述的绝缘材料与钝化层分开，第一和第二导电区形成集成结构的每个沟槽MOSFET的栅极区，第一导电区和第二导电区被钝化层分开；
c)一个形成在衬底组合上部的第一导电类型的掺杂本体区；以及
d)—个形成在每个沟槽附近的掺杂本体区中的第二导电类型的掺杂源极区，其中第二导电类型与第一导电类型相反。上述的集成结构，碳化硅衬底组合包括碳化硅衬底。上述的集成结构，碳化硅衬底组合包括外延层形成在碳化硅衬底上。上述的集成结构，钝化层由二氧化硅构成。上述的集成结构，绝缘材料的介电常数在碳化硅衬底组合的介电常数的50%至150%之间。上述的集成结构，绝缘材料由氮化硅构成。上述的集成结构，还包括
e)一个或多个接触沟槽，每个接触沟槽形成在源极区附近的两个邻近沟槽之间，每个接触沟槽的深度穿过本体区，延伸到碳化硅衬底组合中；以及
f)形成在每个接触沟槽内的肖特基势垒金属，肖特基势垒金属在肖特基势垒金属和碳化硅衬底组合之间的交界面处形成一个肖特基结，肖特基势垒金属构成肖特基二极管的阳极，碳化硅衬底组合构成肖特基二极管的阴极。上述的集成结构，还包括
g)两个第一导电类型的掺杂屏蔽区，在每个接触沟槽的对边上，每个掺杂屏蔽区都形成在本体区内。上述的集成结构，掺杂屏蔽区的重掺杂程度高于本体区。上述的集成结构，在第一导电区和沟槽底部之间的那部分绝缘材料，比绝缘材料和沟槽底部之间的那部分钝化层厚得多。
本发明还提供一种用于制备含有多个分裂栅沟槽MOSFET的集成结构的方法，包括以下步骤
a)制备多个形成在碳化硅衬底组合内的沟槽，每个沟槽内衬一个钝化层，每个沟槽都用第一导电区和第二导电区以及一个绝缘材料填充，绝缘材料的介电常数与碳化硅衬底组合的介电常数接近，第一导电区通过绝缘材料与钝化层分开，第一和第二导电区形成集成结构的每个沟槽MOSFET的栅极区，第一导电区和第二导电区被钝化层分开；
b)用第一导电类型的掺杂物掺杂衬底组合的上部,形成一个本体区；并且
c)用第二导电类型的掺杂物掺杂一部分本体区，以便在那部分本体区中形成一个源极区，其中第二导电类型与第一导电类型相反。上述的方法，碳化硅组合包括碳化硅衬底。上述的方法,碳化娃组合包括一个外延层形成在碳化娃衬底上。上述的方法，钝化层是由二氧化硅构成的。上述的方法，绝缘层的介电常数在碳化硅衬底组合的介电常数的50%至150%之间。上述的方法，绝缘层是由氮化硅构成的。上述的方法，还包括
d)制备一个或多个接触沟槽，每个接触沟槽形成在源极区附近的两个相邻沟槽之间，每个接触沟槽的深度穿过本体区，延伸到碳化硅衬底组合中；并且
e)在每个接触沟槽内制备肖特基势垒金属，肖特基势垒金属在肖特基势垒金属和碳化硅衬底组合之间的交界面处形成一个肖特基结，肖特基势垒金属构成肖特基二极管的阳极，碳化硅衬底组合构成肖特基二极管的阴极。上述的方法，还包括
f)制备两个第一导电类型的掺杂屏蔽区，在每个接触沟槽的对边上，每个掺杂屏蔽区都形成在本体区内。上述的方法，掺杂屏蔽区的重掺杂程度高于本体区。
图IA表示一种非工作的碳化硅沟槽MOSFET集成结构的剖面示意图。图IB表示一种可选的非工作的碳化硅沟槽MOSFET集成结构的剖面示意图。
图IC表示一种可选的非工作的碳化硅沟槽MOSFET集成结构的剖面示意图。图ID表示一种可选的非工作的碳化硅沟槽MOSFET集成结构的剖面示意图。图2表不依据本发明的一个实施例，一种碳化娃沟槽MOSFET集成结构的不意图。图3表示依据本发明的一个可选实施例，含有肖特基二极管的碳化硅沟槽功率MOSFET集成结构的示意图。
具体实施例方式参照图IA至图1D，可以理解碳化硅沟槽MOSFET技术所存在的问题。图IA表示的这种非工作的碳化硅沟槽MOSFET集成结构通过用碳化硅衬底代替传统的硅衬底，模拟了原有技术基于硅的沟槽MOSFET集成结构，本申请所言集成结构含有集成电路结构之意。图1B-1D表示非工作的碳化硅沟槽MOSFET集成结构，采用了许多流行工艺，试图纠正碳化硅集成结构所存在的问题，但是仍然失败了。 图IA表示一种非工作的碳化硅沟槽MOSFET集成结构100的剖面示意图。要注意的是，这种集成结构100并不具备良好的动态性能，之所以表示出这种结构是为了说明在制备碳化硅沟槽MOSFET器件时存在的问题。配置碳化硅沟槽MOSFET集成结构100的方式，与利用硅衬底配置原有技术的硅沟槽MOSFET集成器件类似。利用碳化硅衬底组合102制备碳化硅沟槽MOSFET集成结构100。如图所示，这种碳化硅衬底组合102是由重掺杂的碳化硅衬底101构成的，并且覆盖一层轻掺杂碳化硅的外延层103生长、沉积或以其他方式形成在衬底101的表面上。还可选择，碳化硅衬底组合102仅仅由碳化硅衬底101构成。碳化硅衬底101在集成结构100中形成每个MOSFET器件的漏极区。多个沟槽109形成在碳化硅衬底组合102内(也就是碳化硅衬底101和外延层103)。每个沟槽与绝缘层110对准，并用导电材料111填充。绝缘层110可以是氧化硅(SiO2)0导电材料111在集成结构100中形成每个MOSFET器件的栅极区。第一导电类型的本体区105形成在外延层103的上部。掺杂本体区105，使其导电类型与衬底组合102的导电类型相反。作为示例，但不作为局限，对于n-型碳化硅衬底组合102来说，本体区105可以为P-型。第二导电类型的源极区107形成在本体区105内。作为示例，但不作为局限，对于n-型碳化硅衬底组合和P-型本体区来说，源极区107可以为n+型。符号“n+”型的意思是，其掺杂物的掺杂浓度高于n-型衬底组合102。本体区105构成一个通道，当MOSFET在开启状态下工作时，使电流从源极区107流至漏极区。尽管这种沟槽MOSFET集成结构100在使用硅衬底组合(也就是硅衬底+外延层或硅衬底)配置时，具有许多良好的动态性能，但是在使用碳化硅衬底组合102配置它时，它会表现出许多不理想的动态性能。由于碳化硅可以承载很高的击穿临界电场，因此在器件工作时，它会在绝缘层110中产生很大的电场，如图中封闭虚线的等电势线所示。当器件在闭锁模式下，漏极和源极电极之间承载高电压时，会发生这种现象。沟槽109底部的峰值电场，可能比碳化硅衬底101中的电场高2. 5个数量级。此外，由于二维场效应，每个沟槽109的拐角处的峰值电场可能相当大。这些很大的峰值电场会在绝缘层(例如氧化硅)上产生较大的场应力，导致灾难性的击穿。因此，依据图IA配置的碳化硅沟槽MOSFET集成结构100无法按需工作。一种降低绝缘物110中的场应力的方法是增大绝缘物的厚度，尤其要使栅极电极底部和沟槽底部之间的绝缘物更厚。这样虽然可以降低场强，但是由于二氧化硅和附近的碳化硅之间的介电常数存在差异，因此电场尤其是沟槽侧壁附近的电场及其不均匀。图IB表示一种可选的非工作的碳化硅沟槽MOSFET集成结构100’的剖面示意图，其中沟槽底部较厚的绝缘物110使栅极绝缘。再次需注意的是，这种集成结构100’并不具备良好的动态性能，之所以表示出这种结构是为了说明在制备碳化硅沟槽MOSFET器件时存在的问题。确切地说，沟槽底部的电场强度虽然减小了，但是由于绝缘物110 (通常是二氧化硅)以及碳化硅衬底101之间的介电常数失配，在沟槽的边缘仍然有很大的电场。另一种降低沟槽MOSFET集成结构的绝缘层上的场应力的方法是，使栅极绝缘材料的介电常数接近于碳化硅衬底的介电常数。此处所述的第一个介电常数“接近于”第二个介电常数是指，第一个介电常数在第二个介电常数的50%以内(即在50%至150%之间)。确切地说，如图IC所示，通过引入一个介电性能与碳化硅衬底101的非常匹配的绝缘层113，可以进一步修饰图IB中的碳化硅沟槽MOSFET集成结构。作为示例，但不作为局限，绝缘层113可以由氮化硅(Si3N4)或氧化铪(HfO2)构成。氮化硅的介电常数为7. 5，氧化铪的介电常数为25，它们都与碳化硅的介电常数9. 72非常匹配。二氧化硅薄层110布满沟槽109， 作为钝化层，防止进一步侵蚀沟槽侧壁。接近的介电常数以及较厚的绝缘材料降低了场应力以及场不均匀性，如图中的虚线等电势线所示。尽管这种特殊的沟槽MOSFET集成结构100”显著降低了上述介电材料失配所带来的氧化物场应力，但是它仍然具有许多不理想的动态性能，使它在实际应用中遇到许多困难。确切地说，这种结构使栅极和漏极之间在工作时产生很大的耦合电容，必须在开关时放电。然而，由于栅极和漏极之间的耦合电容非常大，使开关的速率在刚开始时很慢，受缓慢的开关速度影响，导致无效的器件工作。因此，这种集成结构100”并不具备作为碳化硅沟槽MOSFET集成结构高效运行所需的性能。一种降低沟槽-碳化硅衬底组合界面处氧化物场应力的可选方法包括，在沟槽底部进行P-型植入。图ID表示另一种可选非工作的碳化硅沟槽MOSFET集成结构的剖面示意图，其中在沟槽底部进行P-型植入。再次要注意的是，这种集成结构100’’’并不具备良好的动态性能，之所以表示出这种结构是为了说明在制备碳化硅沟槽MOSFET器件时存在的问题。通过在每个沟槽109的底部引入一个P-型植入物115，图ID所示的碳化硅沟槽MOSFET集成结构100’’’修改了图IA所示的碳化硅沟槽MOSFET器件100。图中所示的p_型植入物115通过将绝缘层与一部分电场屏蔽，有效降低了沟槽-碳化硅衬底组合102界面处的绝缘层场应力。实现P-型植入物115的工艺包括高能掺杂植入，以及在高温下激活掺杂物。掺杂植入虽然在基于硅的沟槽MOSFET制备中是一种相当常用的工艺，但是要用碳化硅衬底组合102来实现非常困难。在制备基于碳化硅的沟槽MOSFET时，掺杂植入激活需要1600°C的温度。这种很高的激活温度非常难达到，因此要通过P-型掺杂植入，降低基于碳化硅沟槽MOSFET中的绝缘层场应力是不现实的。在处理基于碳化硅的沟槽MOSFET时，必须使用其他工艺来降低绝缘层的场应力。图2表不依据本发明的一个实施例,一种碳化娃沟槽MOSFET集成结构的不意图。图2中的碳化硅沟槽MOSFET集成结构200解决了关于图1A-1D所示的非工作的碳化硅沟槽MOSFET集成结构的问题。碳化硅沟槽MOSFET集成结构200是利用碳化硅衬底组合202制成的。如图所示，这种碳化硅衬底组合202是由覆盖着外延层203的碳化硅衬底201构成的。还可选择，这种碳化硅衬底组合202仅仅由碳化硅衬底201构成。碳化硅衬底201形成每个MOSFET器件的漏极区。多个沟槽209形成在碳化硅衬底组合内(也就是碳化硅衬底201和外延层203)。最开始，用薄钝化层210布满每个沟槽。然后，在钝化层上形成ー个相对较厚的绝缘材料215，并且形成第一导电区(即底部栅极区)211，厚绝缘材料215在第一导电区211和钝化层210之间。第二导电区(即顶部栅极区)213也形成在第一导电区211上面的沟槽209内，一部分薄钝化层210在第一导电区211和第二导电区213之间。在下文中，“第一导电区”和“底部栅极区”可以互换使用。此外，在下文中，“第二导电区”和“顶部栅极区”也可以互换使用。第二导电区213与第一导电区211通过位于它们之间的那部分薄钝化层210相互分开。作为示例，但不作为局限，钝化层210可以是氧化硅。此外，作为示例，但不作为局限，厚绝缘层215可以是氮化硅或氧化铪，或者介电常数与碳化硅衬底201的介电常 数接近的任意类似的电介质材料。位于第一导电区211和沟槽209底部之间的那部分绝缘材料215，可以比位于绝缘材料215和沟槽209底部之间的那部分钝化层210厚得多。第一导电类型的本体区205形成在外延层203中。作为示例，但不作为局限，对于n-型碳化硅衬底组合来说，本体区205可以是P-型。第二导电类型的源极区207形成在顶部栅极区213附近的那部分本体区205内。作为示例，但不作为局限，对于n-型碳化硅衬底组合和P-型本体区来说，源极区207可以是n+型。本体区205构成ー个通道，当MOSFET在导通状态下工作时，使电流从源极区207流至漏极区。尽管上述制备エ艺没有详细介绍，但是本领域的技术人员应明确任何常用的制备エ艺都可用于配置这种碳化硅沟槽MOSFET器件。图2中的碳化硅沟槽MOSFET集成结构200与图1A-1D所示的单ー栅极结构不同，使用的是分裂栅结构。分裂栅结构降低了图IC的器件中栅极区和漏极区之间很大的耦合电容。底部栅极区211，通常处于源极电势，屏蔽顶部栅极区213不受沉积在沟槽底部下方的漏极(即碳化硅衬底)的影响，从而降低了栅极区和漏极区之间的耦合电容。降低后的耦合电容使器件200在开关操作时效率更高。此外，当底部栅极区211被厚绝缘层包围时，分裂栅结构降低了沟槽底部附近的绝缘层场应力。包围着底部栅极区211的厚绝缘层有助于降低在沟槽底部以及沟槽拐角处建立的电场，从而降低整个绝缘层的场应カ，使器件性能更加高效。而且，分裂栅结构便于降低器件导通电阻(RDSm)。这种分裂栅结构可以闭锁大约600V的击穿电压。图2中的碳化硅沟槽MOSFET集成结构200也使用了绝缘层215，与图1A、1B和ID所示的ニ氧化硅绝缘器件相反，绝缘层215与碳化硅衬底的介电性能非常匹配。通过使用介电常数与碳化硅衬底非常匹配的电介质材料作为绝缘层，这种碳化硅沟槽MOSFET器件200显著降低了绝缘层场应力，使器件运行时的动态性能更加出色。制备具有分裂栅(有时称为屏蔽栅)的集成结构有多种方法。这种制备エ艺的示例例如，于2011年3月24日公开的美国专利申请公开号20110068386, Sung-Shan Tai等人发明的题为《在带有三掩膜屏蔽栅エ艺的沟槽中直接接触》的专利，特此引用其全文以作參考。于2006年3月10日存档的由Anup Bhalla和Sik K. Lui发明的美国专利申请号为11/373,024以及美国专利7，453，119的专利提出了另ー种制备分裂栅的エ艺，特此引用这两篇专利的全文以作參考。图2中的碳化硅沟槽MOSFET集成结构200避免了通过引入非常匹配的绝缘层才能进行P-型掺杂植入的必要性。因此，无需进行复杂的高温掺杂激活，就可以降低氧化物场应力。所以这种特殊的碳化硅沟槽MOSFET器件实现了与利用碳化硅制备器件有关的所有的附加优势，同时避免了图1A-1C所示的利用碳化硅制备器件的电势问题。图3表示图2中的碳化硅沟槽MOSFET集成结构，依据本发明的一个实施例，集成了一个或多个肖特基ニ极管，构成多个功率MOSFET器件。在使用碳化硅衬底制备功率MOSFET器件(即MOSFET与ニ极管并联)吋，肖特基ニ极管优于P_N结ニ极管。这是由于P-N结ニ极管在器件工作时具有多个不理想的动态性能。
对于基于娃的功率MOSFET器件来说，P_N结ニ极管上目前传导电流的正向压降为
0.7V。这种正向压降在基于硅的功率MOSFET器件运行时是可以容忍的。不幸的是，当使用基于碳化硅的功率MOSFET器件吋，P-N结ニ极管上的正向压降增大到2. 3V。这种正向压降对于器件的运行是不能容忍的，因此在制备基于碳化硅的功率MOSFET器件吋，P-N结ニ极管不是很好的选择。而且，P-N结ニ极管在开启时注入储存电荷，当试图除去这些电荷吋，会引入传导损耗。因此，在制备基于碳化硅的功率MOSFET器件吋，肖特基ニ极管是很好的选择。图3所示的碳化硅沟槽功率MOSFET集成结构300添加了集成ニ极管之后，就具有与图2中的碳化硅沟槽MOSFET集成结构相似的结构。接触沟槽317形成在两个沟槽209之间。每个接触沟槽都延伸到衬底组合202内，或者外延层203，或者衬底201。沟槽317可以比本体区205的底面更深，并且直接接触外延层203。然而，由于功函数差异，则将存在肖特基势垒。肖特基势垒金属319布满每个接触沟槽317。肖特基势垒金属319包括钛/氮化钛(Ti/TiN)硅化物，并且可以通过ニ阶自对准多晶硅化物エ艺，除去过量的Ti，生长或沉积、RTP在沟槽侧壁和底部。肖特基结形成在每个接触沟槽317底部的势垒金属和碳化硅衬底组合之间的交界面处。肖特基势垒金属319形成肖特基ニ极管的阳极，衬底组合202形成肖特基ニ极管的阴极。尽管图中所示的肖特基结形成在接触沟槽317底部和外延层203之间的交界面处，但要注意的是，在没有外延层203吋，肖特基结可以形成在接触沟槽317底部和碳化硅衬底201之间的交界面处。在这种情况下，肖特基结可以形成在金属317和衬底201的半导体材料的轻掺杂部分之间的交界面处。通常情况是，衬底201为重掺杂，外延层203为轻掺杂。绝缘物320，例如含有硼酸的硅玻璃(BPSG)可以覆盖栅极区211、213的上表面，而没有覆盖源极区207部分。源极金属322可以通过绝缘物320接触到源极区207以及势垒金属317上。源极金属322可以是镍、钛或金等任何适宜的金属。可以沉积这些金属，例如通过化学气相沉积(CVD )或物理气相沉积(PVD )。可选的掺杂屏蔽区321可以形成在接触沟槽顶部附近的本体区205中。在这种情况下，掺杂屏蔽区可以在沉积势垒金属之前，通过离子植入/扩散形成。可以通过配置屏蔽区321，降低器件工作时肖特基ニ极管上的电场。在ニ极管导通工作吋，强电场会产生过量的漏电流，降低过量MOSFET器件的功能性。一般来说，掺杂屏蔽区321是用导电类型与附近的本体区相同的掺杂物进行掺杂，但是掺杂物的浓度较大。作为示例，但不作为局限，如果本体区205掺杂的是P-型，那么掺杂屏蔽区321可以是p+型掺杂区。掺杂屏蔽区321修正了此问题，屏蔽肖特基ニ极管不受过量电场的影响。掺杂屏蔽区321也为绝缘层210提供附加电场屏蔽，进一歩降低了绝缘层场应力，使器件更加高效地运行。在沟槽底部带有厚绝缘部分的分裂栅结构，降低了沟槽底部和拐角处的电场，使电场远离肖特基ニ极管，从而除去储存电荷，提高击穿电压，增强了功率器件的性能。尽管上述内容已经对本发明的较佳方式进行了完整说明，但是仍然可能存在其他方式。因此，所附的权利要求书的意图和范围不应局限于本文中较佳方式的说明。相反地，本发明的范围应由所附的权利要求书及其全部等效内容決定。除非另外特别声明，否则本说明书中的所有可选件(包括所有附加的权利要求、摘要以及附图)都可以用目的相同、等价或类似的可选件代替。因此，除非另外特别声明，所述的每个可选件仅仅是一系列等价或类似可选件的其中之一。任何可选件(无论首选与否)， 都可与其他任何可选件(无论首选与否)组合。在以下权利要求中，不定冠词“ー个”或“一赴!都指下文内容中的ー个或多个项目的数量。任何没有用“意思是”明确指出限定功能的项目，不应认为是35 USC § 112，H 6中所述条款的“意思”或“步骤”。请读者注意与本说明书同时存档的以及同本说明书一起公开的所有文件和文档，以及文中引作參考的任何文件和文档的内容。
权利要求
1.一种含有多个分裂栅沟槽MOSFET的集成结构，其特征在于，包括 a)一个碳化娃衬底组合； b)多个形成在碳化硅衬底组合内的沟槽，每个沟槽内衬一个钝化层，每个沟槽都用第一导电区和第二导电区以及一个绝缘材料填充，所述的绝缘材料的介电常数与碳化硅衬底组合的介电常数接近，第一导电区通过所述的绝缘材料与钝化层分开，第一和第二导电区形成集成结构的每个沟槽MOSFET的栅极区，第一导电区和第二导电区被钝化层分开； c)一个形成在衬底组合上部的第一导电类型的掺杂本体区；以及 d)—个形成在每个沟槽附近的掺杂本体区中的第二导电类型的掺杂源极区，其中第二导电类型与第一导电类型相反。
2.如权利要求I所述的集成结构，其特征在于，碳化硅衬底组合包括碳化硅衬底。
3.如权利要求I所述的集成结构，其特征在于，碳化硅衬底组合包括外延层形成在碳化硅衬底上。
4.如权利要求I所述的集成结构，其特征在于，钝化层由二氧化硅构成。
5.如权利要求I所述的集成结构，其特征在于，绝缘材料的介电常数在碳化硅衬底组合的介电常数的50%至150%之间。
6.如权利要求I所述的集成结构，其特征在于，绝缘材料由氮化娃构成。
7.如权利要求I所述的集成结构，其特征在于，还包括 e)一个或多个接触沟槽，每个接触沟槽形成在源极区附近的两个邻近沟槽之间，每个接触沟槽的深度穿过本体区，延伸到碳化硅衬底组合中；以及 f )形成在每个接触沟槽内的肖特基势垒金属，肖特基势垒金属在肖特基势垒金属和碳化硅衬底组合之间的交界面处形成一个肖特基结，肖特基势垒金属构成肖特基二极管的阳极，碳化硅衬底组合构成肖特基二极管的阴极。
8.如权利要求7所述的集成结构，其特征在于，还包括 g)两个第一导电类型的掺杂屏蔽区，在每个接触沟槽的对边上，每个掺杂屏蔽区都形成在本体区内。
9.如权利要求8所述的集成结构，其特征在于，掺杂屏蔽区的重掺杂程度高于本体区。
10.如权利要求I所述的集成结构，其特征在于，在第一导电区和沟槽底部之间的那部分绝缘材料，比绝缘材料和沟槽底部之间的那部分钝化层厚得多。
11.一种用于制备含有多个分裂栅沟槽MOSFET的集成结构的方法，其特征在于，包括 a)制备多个形成在碳化硅衬底组合内的沟槽，每个沟槽内衬一个钝化层，每个沟槽都用第一导电区和第二导电区以及一个绝缘材料填充，绝缘材料的介电常数与碳化硅衬底组合的介电常数接近，第一导电区通过绝缘材料与钝化层分开，第一和第二导电区形成集成结构的每个沟槽MOSFET的栅极区，第一导电区和第二导电区被钝化层分开； b)用第一导电类型的掺杂物掺杂衬底组合的上部,形成一个本体区；并且 c)用第二导电类型的掺杂物掺杂一部分本体区，以便在那部分本体区中形成一个源极区，其中第二导电类型与第一导电类型相反。
12.如权利要求11所述的方法，其特征在于，碳化硅组合包括碳化硅衬底。
13.如权利要求11所述的方法，其特征在于，碳化硅组合包括一个外延层形成在碳化硅衬底上。
14.如权利要求11所述的方法，其特征在于，钝化层是由二氧化硅构成的。
15.如权利要求11所述的方法，其特征在于，绝缘层的介电常数在碳化硅衬底组合的介电常数的50%至150%之间。
16.如权利要求11所述的方法，其特征在于，绝缘层是由氮化硅构成的。
17.如权利要求11所述的方法，其特征在于，还包括 d)制备一个或多个接触沟槽，每个接触沟槽形成在源极区附近的两个相邻沟槽之间，每个接触沟槽的深度穿过本体区，延伸到碳化硅衬底组合中；并且 e)在每个接触沟槽内制备肖特基势垒金属，肖特基势垒金属在肖特基势垒金属和碳化硅衬底组合之间的交界面处形成一个肖特基结，肖特基势垒金属构成肖特基二极管的阳极，碳化硅衬底组合构成肖特基二极管的阴极。
18.如权利要求17所述的方法，其特征在于，还包括 f)制备两个第一导电类型的掺杂屏蔽区，在每个接触沟槽的对边上，每个掺杂屏蔽区都形成在本体区内。
19.如权利要求18所述的方法，其特征在于，掺杂屏蔽区的重掺杂程度高于本体区。
全文摘要
集成结构含有多个分裂栅沟槽MOSFET。多个沟槽形成在碳化硅衬底组合中，每个沟槽都内衬一个钝化层，每个沟槽都基本用第一导电区和第二导电区填充，绝缘材料的介电常数与碳化硅衬底组合的介电常数接近。第一导电区通过绝缘材料与钝化层分开。第一和第二导电区形成集成结构的每个沟槽MOSFET的栅极区。第一导电区和第二导电区被钝化层分开。第一导电类型的掺杂本体区形成在衬底组合的上部，第二导电类型的掺杂源极区形成在掺杂本体区内。
文档编号H01L29/423GK102832247SQ20121018111
公开日2012年12月19日 申请日期2012年6月4日 优先权日2011年6月16日
发明者安荷·叭剌, 马督儿·博德, 管灵鹏 申请人:万国半导体股份有限公司