专利名称：字线增强电路及其操作方法和具有该电路的存储器阵列的制作方法
技术领域：
本发明涉及字线增强(booster)电路、操作字线增强电路的方法和具 有字线增强电路的存储器阵列。
背景技术：
嵌入式SRAM阵列(SRAM =静态随M取存储器)的读取和写入性能是 整体系统速度的限制因素。性能受不同因素(主要是电源电压和SRAM单元 面积)的影响。对于高性能应用，使用大型单元和/或高电源电压来满;u4度要求。不幸的是，高电源电压还导致不希望的高功耗。因此，为SRAM单元和 周围的逻辑使用单独的电压，来同时满足功率和性能目标。另一方面，使用大型SRAM单元增加了成本，因为需要芯片上的额外硅 面积，这很昂贵，因此不希望如此。为SRAM阵列使用单独的电源电压带来 了系统方面的高额成本。首先，必须生成电压，这带来调压器的成本。第 二，必须将电压分配到存储器阵列，这带来封装方面的成本。此外，阵列 电源电压必须和周围的逻辑电源电压一致，以《更确保单元稳定性，由此进 一步增加了调压的成本。^使用片上电荷泵来生成额外的电压可以解决该问题。但是，这种解决方案需要大量额外的面积和功率，因为电荷泵必须一 直保持增加的功率水平(即使在待机模式期间)并且必须持续运行。此夕卜，增加的电压电平导致单元中漏电流的增加。这使得有效的电荷泵设计很困 难，因为漏电流导致电荷泵输出处的高负载，由此降低了总体效率。 在本领域中各种用于闪存的字线增强电路是公知的。 Toru Tanazawa和Shigeru Atsumi在1999年8月第34巻IEEE固态
电路期刊第1091-1098页的"Optimization of Word-line Booster Circuits for Low-Voltage Flash Memories"中提出了一种电容器切换的 字线增强电路和所谓的Dickson电荷泵电路。对于存储器的低压操作， Dickson增强电路利用了较低的功率、较小的电路面积以及较短的位线延 时，但是具有在电容器切换的增强电路上的有P崎机电流的缺点。确定哪 个增强电路最适合低压、低功率闪存的关键因素是设备的活动周期对总周 期的占空比。JohnF. Dickson在1976年6月IEEE固态电路期刊第11巻第374-378 页的论文 "On-Chip High-Voltage Generation in MN0S Integrated Circuits using an Improved Voltage Multiplier Technique"中详细说 明了 Dickson电荷泵电路，其中使用倍压器技术来生成在金属氮氧化物半 导体(MN0S)技术中实现的高电源电压。Jae-Youl Lee， Simg-Eun Kim等人在2006年2月IEEE固态电路期刊 第41巻笫425—432页的"A Regulated Charge Pump with Small Ripple Voltage and Fast Start-Up"中描述了 CMOS技术中的调节的电荷泵，其 中所述电荷泵采用了自动泵电流控制方案和自动频率方案。N. Otsuka和M. Horowitz在1997年8月的IEEE固态电路期刊第32 巻第1217-1230页的"Circuit Techniques for 1. 5-V Power Supply Flash Memory"中说明了使用1. 5V的供电电压Vdd操作的闪存的电i^t术。提出 了两种类型的将Vdd电平信号转换为高性能所需的高压信号的电平移动 器，并说明了在低Vdd电平下改进读取性能的自偏压位线电压读出方案。但是，在闪存中(其基于通过它们的半导体氧化物结的能隙的隧道效 应)，需要提升的高压来操作存储器器件。在写入存储器单元期间的相当 长的操作时间内需要提升的电压，这通常在微秒到毫秒的范围内。除此之 夕卜，SRAM存储器的运行比闪存器件快得多且通常在GHz范围下工作。因此， 有必要在非常短的时间内提供提升的电压。闪存要慢得多，因此它们的增 强电路也可以更慢
发明内容
因此，本发明的一个目标是提供一种字线增强电路及其操作方法，其提供了改进的读写性能且具有较小的功耗，这对SRAM电路尤其有用。另 一个目标是提供具有字线增强电路的存储器阵列。公开了比较器电路的有利实施例和根据本发明的操作比较器电路的方法。提出了一种字线增强电路，所述电路包括驱动元件，用于改变电荷 存储元件的电压电平，所述电荷存储元件用于存储生成增强电压所需的电 荷；反馈元件，用于控制充电元件的切换状态，其中所述充电元件可在第 一时间间隔期间的断开状态与第二时间间隔期间的接通状态之间主动地切 换；以及输出端口，用于向存储器器件的至少一个字线驱动器电i^供所 述增强电压。所述字线增强电路将用于字线的电压提高到电源电压电平之 上。仅提高字线的电平。优选地，将电路的升高的输出电压提供给所有字 线驱动器电路。升高的电压在馈给字线增强电路的时钟输入信号的负沿处 可用。同时，将使用适当的字线输入信号来激活字线驱动器之一。所提出的字线增强电路对于SRAM器件是特别优选的。不同于在闪存 中，其中写入需要升高的电压并由此必需长时间保持在恒定的高电平，对 于SRAM单元，使用升高的电压来改进单元的性能。分别在存储器单元的 读取和写入周期的开始时提供升高的电压足以改进性能。所提出的字线增 强电路在非常短的时间内提供了升高的电压。这是有利的，因为片上SRAM 器件以高频率运行，例如，远高于2GHz。使用新一代技术的进一步缩小的SRAM单元(例如，6晶体管SRAM 单元)产生了对读写性能的负面影响，原因在于较小的器件大小。至少此 缺点的大部分可以得到弥补。可以避免不利的公知解决方案，例如，使用 较大的单元来补偿性能损失，由此需要更多面积且单元并不与逻辑成比例， 或针对SRAM单元使用单独(通常更高)的电源电压，由此功耗和系统成 本由于额外的供电而增加。使用高电压来驱动字线实际上过度驱动存储器单元中的所谓的旁栅晶 体管(passgatetransistor)。过度驱动提高了旁栅晶体管能够承载的电流。 较高的电流使读写单元更容易，由此改进了单元性能。通过改变存储器单 元中的旁栅以及下拉和上拉器件的大小比，可以补偿由过度驱动导致的读 取稳定性的可能降级。增强器生成高于电源电压的电压来驱动阵列的字线。提高的字线电压 电平改进了阵列的读写性能，而仅付出了很小的面积-电路仅需要很小的 额外芯片面积。有利地，可以在不防碍固有的SRAM性能的情况下断开增 强电路。这能够合理降低漏电流或降低整体功耗。可以使用更小的SRAM单元或使用稳定性优化的但较慢的单元。通过 升高的字线电压可以大体补偿性能损失。有利地，字线增强是自调整的，这可以无需额外的调压器。可以将简 单的箝位电路(例如，二极管堆)添加为安全器件，以将最大允许的增强 电流限制在晶体管栅极氧化物的击穿电压以下的值。通过抑制到字线增强电路的时钟输入信号，可以容易地阻塞升高的字 线电压。在这种情况下，字线由通常的供电电压电平Vdd驱动。在存储器 芯片在高电压下工作时，这种省电模式是便利的。如果供电电压电平太低 而无法达到存储器的性能目标，则可以有意地接通字线增强电路。在优选实施例中，驱动无件的输出连接到电荷存储元件，哀一馈元件的 输出连接到充电元件，以根据字线的激活状态将充电元件从断开状态切换 到接通状态。这允许充电元件的主动切换。另外，反馈元件连接到输出端口以为反馈元件提供增强电压。优选地，驱动元件是第一反相器。反馈元件可以是第二反相器。有利 地，充电元件可以是晶体管。这允许高的增强电压。可以使用二极管代替。 将最大增强电压降低特定的量。优选地，电荷存储元件是电容器。提出了一种用于操作字线增强电路的方法，其中驱动元件改变电荷存 储元件的电压电平，所迷电荷存储元件存储生成升高的电压所需的电荷， 反馈元件控制充电元件的切换状态，并且其中充电元件在笫一时间间隔期 间的断开状态和第二时间间隔期间的接通状态之间主动地切换，以及将增
强电压提供给存储器器件的至少 一个字线驱动器电路。第一时间间隔是增强阶段(主动阶段)，其中电荷存储元件和驱动元 件一起将增强电压提供给字线驱动器电路，并由此提供给字线，第二时间 间隔是充电阶段，其中对电荷存储元件充电。有利地，电荷存储元件在待^^莫式期间充电，同时不激活任何字线。 在对电荷存储元件(优选地， 一个或多个电容器)预充电完成之后，在待 机模式下不需要供电，尽管在电荷存储元件中发生了泄漏。存储在电荷存 储元件中的能量在活动模式下用来驱动字线。在待才g式期间，反馈元件将充电元件切换到其完全接通状态。至少与激活至少 一个字线同时或在此之前，反馈元件可以将充电元件 切换到其断开状态。在充电元件处于其断开状态时，驱动元件以及电荷存储元件的输出将 输出端口驱动到比供电电压电平更高的电压电平。在存储器器件工作期间，在具有活动字线的增强阶段结束时，恢复对 电荷存储元件充电。提出了一种集成电路上的存储器阵列实现，所述阵列布置在具有字线增强电路的141上，所述阵列包括至少多行存储器子阵列，其沿经线方 向延伸；多个读/写电路，其沿经线方向延伸并分布在所述存储器子阵列行 之间；以及字线驱动器电路，其布置在每个存储器子阵列的一侧，其中所 述字线增强电路的至少第一子电路以横向方向分布在所述字线驱动器电路 之间。所提出的布置的益处在于，当改变存储器阵列的阵列大小时布置的 可能的自伸缩。例如，当阵列高度增加时，例如，橫向方向有更多的字线， 将存在更多平行连接的增强电路，同样##了变化的要求。字线增强电路的*的位置降低了由于线路电阻带来的损失。字线增 强电#选地位于所有必要的控制信号总是可用的位置。优选地，分配到字线增强电路的第二子电路沿经线方向延伸。有利地， 当存储器阵列的阵列大小改变时发生自伸缩。更宽的阵列(例如，沿经线 方向的更长的字线)还将增加电荷存储元件(优选为电容器)的电容，这
补偿了更高的字线电容-将存储器阵列布置在字线增强电路的两行第二子电落t间。这改进了 布置的自伸缩。额外地或备选地，至少一行第二子电路可以沿横向方向延伸到存储器 子阵列行。在这种情况下，第二子电游4亍与字线驱动器电路的外向一侧并列。 优选地，第二子电路包括电荷存储元件，
从以下对实施例(但不限于所述实施例)的详细说明，可以最佳地理解本发明以及上述和其他目标及优点，这些附图是 图l是根据本发明的优选的字线增强电路； 图2是由增强电压供电的6晶体管的SRAM单元； 图3是图1的字线增强电路的输入处的电压与字线增强电路的输出处的增强电压相比的时间相关性；图4是具有集成字线增强电路的阵列的第一优选平面布置图；以及 图5是具有集成字线增强电路的阵列的第二优选平面布置图。 在附图中，使用相同的标号来引用相同元件或具有相同功能的元件。
具体实施方式
图1示出了连接到存储器阵列(未示出)的字线WL的单个字线驱动器 电路100的优选字线增强电路10。图2示出了 6晶体管SRAM单元150，其 具有字线WL和两个带有第一位线BLt的旁栅晶体管152t和互补位线BLc 的旁栅晶体管152c的互补位线152t、 152c ("真"，"互补")， 一对 上拉晶体管154u和下拉晶体管15化，以及一对上拉晶体管156u和下拉晶 体管156d。字线WL驱动旁栅晶体管152t和152c的栅极，其可能由字线 增强电路10提供的增强电压Vb过度驱动，以便产生SRAM单元150的改进 的读写性能。 字线增强电路10包括用于改变生成增强电压的电荷存储元件50的电 压电平的驱动元件20。在输出端口 14，增强电压Vb可用于存储器器件的 至少一个字线驱动器电路100。通过字线驱动器电路100的输入102将字线输入信号Wl in馈给两个电 串联的反相器106和108，并且将字线WL连接到输出104。字线增强电路 IO连接到字线驱动器电路IOO的笫二反相器108。字线增强电路10还包括用于控制充电元件40的切换状态的反馈元件 30,其中充电元件40可以在笫一时间间隔期间的断开状态与第二时间间隔 期间的接通状态之间主动地切换。字线增强电路10可以分为第一子电路10a，其优选地包括驱动元件20、 反馈元件30和充电元件40,以及第二子电路10b,其优选地包括电荷存储 元件50。优选地，电平移动器20以及反馈元件30包括分别具有两个晶体管22、 24以及32、 34的反相器。晶体管22、 24、 32、 34的漏极分别连接到驱动 元件20和^^馈元件30的输出26、 36,充电元件40优选地包括晶体管，电荷存储元件50优选地包括电容器 元件。电容器元件可以包括一个或多个电容器，取决于所需的增强电压和/ 或电流。驱动元件20的输出26连接到电荷存储元件50，反馈元件30的输出 36连接到充电元件40的栅极，以根据字线WL的激活状态将充电元件40 从断开状态驱动到接通状态。反馈元件30的晶体管34的源极连接到输出14以为反馈元件30提供 增强电压Vb，其中输出14在充电器件40和电荷存储元件50之间的电连 接线处。将输入信号12馈给驱动元件20和反馈元件30。在待机模式期间，当没有激活字线WL时，在输入12处的时钟输入 信号clk处于逻辑高电平。连接到电荷存储元件50的电平移动器20的输 出26因此处于逻辑低电平。反馈元件30的输出36也处于逻辑低电平，导
致将接通充电元件40,这将电荷存储元件50连接到正供电电压Vdd。因 此电荷存储元件50在该第一时间间隔中充电到Vdd电平。在该预充电阶 段，使用驱动元件20和充电元件40将电荷存储元件50充电到Vdd电平。与应激活字线WL同时或在此之前一段时间，输入12处的输入信号 clk切换到逻辑低电平。因此，反馈元件30的输出36现在使用高电压驱动 充电元件40的栅极，这实际上将其断开。驱动元件20的输出26同样切换 到Vdd电平。由于已充电的电荷存储元件50，输出端口14处的电压升高 了 Vdd，当形式为电容器的预充电电荷存储50的底部引脚连接到Vdd电 平时，导致几乎为2Vdd的绝对电压电平。在图3中可以看到该电压改变。图3示出了字线增强电路10的内部定 时以及输入信号clk (直线)与单元的输出14 (点划线)处的电压Vb的时 间相关特性。增强电压Vb在第二时间间隔期间向字线增强电路10提供的 时钟输入信号clk的负沿处可用。在同一时间，将使用适当的字线输入信 号WLin激活至少一个字线驱动器。在该增强阶段，增强电压Vb不能降 至Vdd-Vth之下。如可以容易地在图3中看到的，增强电压Vb在增强阶 段开始展示了峰值，接着緩慢下降，并且在增强阶段末降至Vdd以下。峰 值足以改进SRAM存储器的读写性能。当没有激活字线WL时，电荷存 储50再次重新充电(并预充电)到Vdd。将输出14处的增强输出电压Vb馈给字线驱动器电路100 (图1)， 其最终将在更高的电压电平处驱动选定的字线。驱动字线WL所需的电流 将开始对电荷存储元件50放电，由此降低增强电压Vb,因为在该模式下， 优选形式为晶体管的充电元件40如同二极管连接的MOS晶体管那样工 作，电压可以降至V Vdd- |vth| ，其中Vth是形式为晶体管的充电元 件40的阈值电压。因此，即使在选定字线WL的较长激活时间内，字线 WL仍处于高电压电平。在激活字线阶段末，将输入12处的输入信号clk 切换到逻辑高电平，由此再次开始电荷储存器50的充电过程。如上所示，字线增强电路10使用优选形式为反相器的反馈元件30, 提供了形式为晶体管的充电元件40从增强阶段期间的二极管连接的模式 和充电阶段期间的完全接通模式进行主动切换。在二极管连接的模式下，反馈元件30的晶体管34使充电元件40的栅极和漏极短路。备选地，可以将硬二极管连接的晶体管或二极管用作充电元件40。这 导致电荷存储元件50仅充电到电压Vdd- |Vth|，由此降低了输出14处 的最大可用增强输出电压Vb。图4和图5中示出了具有布置在基tl 214上的SRAM子阵列110的优 选SRAM存储器阵列200的有利实施方式。所述布置示出了所谓的嵌入式 或片上SRAM阵列。将SRAM存储器阵列200示为平面布置图，其指示 了分配给存储器阵列的^^种元件和电路的存储器芯片基板上的面积。可能 的解码器元件等未显示但可以存在。原则上，阵列200如此类常规阵列那样逐行布置，电路以行列的类似 矩阵的布置来布置。通常，子阵列110包括沿垂直(横向)方向206堆叠 的字线WL (未示出)的第一多个行，其中其他多个存储器单元(例如， 如图2中示出的单元150)沿水平(经线)方向204并排位于每个字线中。 在垂直方向206,存储器单元按列布置。在子阵列110的一侧202布置了 字线驱动器100，其中通常将一个字线驱动器电路100分配到一个字线。 读/写电路120位于子阵列110的^f亍之间。读/写电路120沿经线方向204 延伸。此类读/写电路120通常包括用于写入存储器单元的第一电路和用于读 取存储器单元的第二电路。通常对于每个子阵列110，读/写电路120的一 个读取和一个写入电路分配到存储器单元的一列。字线驱动器电路100和存储器子阵列110水平并置。可以在外侧212、 210和/或208布置解码器 电路、用于读取和写入操作的锁存器元件、逻辑元件、驱动器元件等(但 未示出)。从一个水平行中的存储器阵列200的左侧212开始，字线驱动器电路 IOO后跟沿经线方向204的一行水平的存储器子阵列110。沿垂直方向206 向下，在下一行中，字线增强子电路10a后跟一^t^/写电路120。字线增 强电路IO (图1)的子电路10a和10b位于阵列200的单独区域并且并行 工作。存储器子阵列110的上部和下部的最外行都是单个行(例如，16字线 高)，而在所述布置的内部部分，两行存储器子阵列110并置，产生一行 具有双重垂直高度的存储器子阵列110 (例如，32字线高)。字线增强电路IO (图1)的第一子电路10a在字线驱动器电路100间 沿垂直方向206分布。这些子电路10a通过互连140并行电连接。子电路 10a的经线位置相对于经线方向204而言处于相同的位置。子电路10a比 字线驱动器元件100短。在字线驱动器元件100的^f亍之间的自由空间中， 可以与第一子电路ioa并排放置其他电路。分配到字线增强电路IO的第二子电路10b沿经线方向204延伸，其中 存储器子阵列110布置在阵列200的最外顶端208的第二子电路10b行与 最外底端210处的第二子电路10b行之间。第二子电路10b优选地包括电荷存储元件50。第一子电路10a优选地 包括如图1所示的驱动元件20、反馈元件30和充电元件40。此布置在存储器阵列200的阵列大小改变时产生自动的自伸缩，具有 更长字线的更宽阵列同样将增加电荷存储元件50 (子电路10b)的电容， 由此补偿更高的字线电容。当阵列的垂直高度增加时，即，字线数增加， 将有更多的字线增强子电路10a并行连接，同样##了变化的要求。第一 子电路10a布置在所有必要的控制信号总是可用的位置。图5示出了第二子电路10b的备选布置。单行第二子电路10b沿相对于存储器子阵列110的各行而言的垂直方 向206延伸。第二子电路10b行与字线驱动器电路100的一个外向侧212 并置。字线增强电路10的第一子电路10a的分布等同于图4中示出的子电 路10a的分布。再次地，第一子电路10a布置在所有必要的控制信号总是 可用的位置。在图4和图5中示出的其他电路仅需要很小的面积并可以容易地包括 在现有的集成电路设计中。
权利要求
1.一种字线增强电路，特别是SRAM字线增强电路，包括驱动元件(20)，用于改变电荷存储元件(50)的电压电平，所述电荷存储元件(50)用于存储生成增强电压(Vb)所需的电荷的至少一部分；反馈元件(30)，用于控制充电元件(40)的切换状态，其中所述充电元件(40)可在第一时间间隔期间的断开状态与第二时间间隔期间的接通状态之间主动地切换；以及输出端口(14)，用于向存储器器件(200)的至少一个字线驱动器电路(100)提供所述增强电压(Vb)。
2. 如权利要求l中所述的电路，其特征在于，所述驱动元件(20)的 输出(26)连接到所述电荷存储元件(50)，并且所述反馈元件(30)的 输出(36)连接到所述充电元件(40)，以便根据字线(WL)的激活状 态将所述充电元件(40)从断开状态切换到接通状态。
3. 如权利要求1或2中所述的电路，其特征在于，所述反馈元件(30) 连接到所述输出端口 ( 14)以便为所述反馈元件(30)提供所述增强电压。
4. 如先前权利要求中的任一权利要求中所迷的电路，其特征在于，所 述驱动元件(20)是第一反相器.
5. 如先前权利要求中的任一权利要求中所述的电路，其特征在于，所 述反馈元件(30)是第二反相器。
6. 如先前权利要求中的任一权利要求中所述的电路，其特征在于，所 迷充电元件(40)是晶体管。
7. 如权利要求1至5中的任一权利要求中所述的电路，其特征在于， 所述充电元件(40)是二极管。
8. 如先前权利要求中的任一权利要求中所迷的电路，其特征在于，所 述电荷存储元件(50)是电容器。
9. 一种方法，用于操作字线增强电路(IO)，特别是根据先前权利要 求中的任一权利要求所述的电路，其特征在于驱动元件(20)改变电荷 存储元件(50)的电压电平，所述电荷存储元件(50)存储生成增强电压 (Vb)所需的电荷的至少一部分，其中反馈元件(30 )控制充电元件(40 ) 的切换状态，其中所述充电元件(40)可以在第一时间间隔期间的断开状 态与第二时间间隔期间的接通状态之间主动地切换，并且其中将所迷增强电压提供给存储器器件(200)的至少一个字线驱动器电路(100)。
10. 如权利要求9中所述的方法，其特征在于，第一阶M增强阶段， 其中所述电荷存储元件(50)连同所述驱动元件(20,) —起将所述增强电 压(Vb)提供给所述字线驱动器电路(100)，并且第二阶段是充电阶段， 其中对所述电荷存储元件(50)充电。
11. 如权利要求9或10中所述的方法，其特征在于，在没有激活字线 (WL)时对所述电荷存储元件(50)充电。
12. 如权利要求ll中所述的方法，其特征在于，在待机模式期间，所 述反馈元件(30)将所述充电元件(40)切换到其完全接通状态。
13. 如权利要求9至12中的任一权利要求中所述的方法，其特征在于， 至少与激活至少一个字线(WL)同时或在此之前，所述反馈元件(30)将 所述充电元件(40)切换到其断开状态。
14. 如权利要求13中所述的方法，其特征在于，当所述充电元件(40) 处于其断开状态时，所述驱动元件(20)的输出(26)连同所述电荷存储 元件(50) —起将所述输出端口 (14)驱动到更高的电压电平.
15. —种存储器阵列，特别是SRAM存储器阵列(200)，所述阵列布 置在基板上，所述J^具有字线增强电路(10)，特別是根据先前权利要 求中的任一权利要求所述的电路，所述阵列包括至少多行存储器子阵列(110)，其沿经线方向(204)延伸；多个读/写电路(120)，其沿经线 方向(204)延伸并分布在所述存储器子阵列(110)行之间；以及字线驱 动器电路(100)，其布置在每个存储器子阵列(110)的一側(202),其 中所迷字线增强电路(10)的至少第一子电路(10a)分布在与所述读/写 电路(120)并列的所述字线驱动器电路(100)之间。
16. 如权利要求15中所述的存储器阵列，其特征在于，分配到所述字 线增强电路(10)的第二子电路(10b)沿经线方向(204)延伸。
17. 如权利要求15或16中所述的存储器阵列，其特征在于，所述存 储器阵列(200 )布置在所述字线增强电路(10 )的两行第二子电路(10b) 之间。
18. 如权利要求15至17中的任一权利要求中所述的存储器阵列，其 特征在于，至少一行第二子电路(10b)沿垂直方向(206 )延伸到所M 储器子阵列(110)行。
19. 如权利要求15至18中的任一权利要求中所述的存储器阵列，其 特征在于，第二子电路(10b)行与所述字线驱动器电路(100)的外向一 侧(212)并列。
20. 如权利要求15至18中的任一权利要求中所述的存储器阵列，其 特征在于，所述第二子电路(10b)包括电荷存储元件(50)。
全文摘要
本发明涉及字线增强电路，特别是SRAM字线增强电路，包括驱动元件(20)，用于改变电荷存储元件(50)的电压电平，所述电荷存储元件(50)用于存储生成增强电压(Vb)所需的电荷；反馈元件(30)，用于控制充电元件(40)的切换状态，其中所述充电元件(40)可在第一时间间隔期间的断开状态与第二时间间隔期间的接通状态之间主动地切换；以及输出端口(14)，用于向存储器器件(200)的至少一个字线驱动器电路(100)提供所述增强电压。本发明还涉及用于此类字线增强电路的操作方法以及在集成电路上的存储器阵列实现，特别是具有字线增强电路的SRAM存储器阵列。
文档编号G11C11/4063GK101149965SQ20071015333
公开日2008年3月26日 申请日期2007年9月17日 优先权日2006年9月18日
发明者J·皮勒, O·托雷特尔, S·埃仑赖希 申请人:国际商业机器公司