专利名称：施加浮动电压于源极或漏极区的操作存储器的装置与方法
技术领域：
本技术通常涉及非易失性存储器，尤其涉及与操作非易失存储单元、或操作非易失存储阵列中至少一个的存储单元相关，其中一源极区域或一漏极区域在加入电荷时为浮动。
背景技术：
图1A与图1B显示一种现有技术，该技术于非易失存储单元中，分别将电子加入至浮动栅极与电荷捕捉结构之中。其中所显示的偏压安排，需要相对较高的栅极电压，而操作时间也相对较长。因此产生一种需求，期望能以较低的电压或较快的速度，将电荷加入至电荷储存结构之中。
发明内容
本发明的一目的为提供一种非易失存储单元，其包含一栅极、一源极区域、与一漏极区域，并至少有部分位于一基材区域，一电荷储存结构、一或多个介电区域、以及控制栅极、源极区域、与漏极区域的电路。介电区域至少有部分位于栅极与电荷储存结构之间，同时至少部分位于电荷储存结构与基材区域之间。电路设计回应指令可藉由施加电压至源极区域或漏极区域，将未受此电压的源极区域或漏极区域浮接，以移动电子至电荷储存结构中。例如，若电路仅浮接源极区域，则某些电压会被施加在漏极区域；相对而言，若电路仅浮接漏极区域，则某些电压会被施加在源极区域。
本发明的另一目的为提供一种操作非易失存储单元的方法，其内容如下。对移动电荷至电荷储存装置的指令做出回应，将源极或漏极区域之一浮接，且施加某些电压在另一源极或漏极。
在某些实施例中，将电压施加于非浮接区域(另一区域)，该电压乃是施加于其他终端(例如基材区域、栅极)的偏压安排的一部份。电荷储存装置储存至少两种电荷储存状态，其每一个均对应于电荷储存结构的不同部分；同时，电路所施加的偏压安排，将改变上述所有的电荷储存状态。
在某些实施例中，依据指令所得的电子是将非浮接区域(另一区域)的空穴移动至基材区域中所产生的。
本发明的又一目的为提供一种非易失存储器集成电路，其具有非易失存储单元与控制电路的阵列。
本发明的再一目的为提供一种操作该非易失存储器集成电路的方法。
在多种实施例中，上述阵列的非易失存储单元以及多种功能均于此披露。举例而言，电荷储存结构可储存至少两种电荷储存状态，其每一个均对应至电荷储存结构的一部分；同时电路所施加的偏压安排，可改变上述所有电荷储存状态。另一实施例中，指令所提供的电子是将非浮接区域(另一区域)的空穴移动至基材区域中所产生的。
在某些实施例中，浮接区域与第一位线具有电接触，同时非浮接区域与第二位线具有电接触。某些实施例中，辅助栅极与字线具有电接触。
在多种实施例中，非易失存储阵列为虚拟接地阵列或NAND阵列。
图1A显示一种现有技术，其在非易失存储单元中，将电子加入至浮动栅极中； 图1B显示一种现有技术，其在非易失存储单元中，将电子加入至电荷捕捉结构中； 图2A显示在非易失存储单元中，将电子加入至浮动栅极中； 图2B显示在非易失存储单元中，将电子加入至电荷捕捉结构中； 图3A显示在非易失存储单元中，将电子由浮动栅极中移除； 图3B显示在非易失存储单元中，将空穴加入至部分电荷捕捉结构中； 图3C显示在非易失存储单元中，将空穴加入至电荷捕捉结构的不同部分之中，与图3B形成对比； 图4为实验结果图，显示临界电压对应现有技术的编程时间，以及临界电压对应更有效率的操作方式，所在非易失存储单元之中，将电子加入至电荷捕捉结构所造成的结果； 图5A显示在非易失存储单元的虚拟接地阵列中，将电子加入至非易失存储单元的储存电荷结构； 图5B显示在非易失存储单元的NAND阵列中，加入电子至所选择的非易失存储单元的电荷储存结构； 图6A显示在非易失存储单元的虚拟接地阵列中，将空穴加入至所选择的部分非易失存储单元的电荷储存结构； 图6B显示在非易失存储单元的虚拟接地阵列中，将空穴加入至所选择的非易失存储单元的不同电荷储存结构部分，与图6A形成对比； 图6C显示非易失存储单元的NAND阵列中，将空穴加入至所选择的部分非易失存储单元的电荷储存结构中； 图6D显示在非易失存储单元的NAND阵列中，将电荷加入至所选择的非易失存储单元的不同电荷储存结构部分，与图6C形成对比； 图6E显示在非易失存储单元的NAND阵列中，将电子由非易失存储单元的电荷储存结构中移除； 图7为非易失存储器集成电路的区块示意图范例，其中控制电路具有偏压设计，可以浮动存储阵列中，一或多个非易失存储单元的源极或漏极之一，如此处所披露的那样。
主要元件符号说明
110、210、310栅极 120、220、320氧化硅层/(氧化硅/氮化硅/氧化硅层) 130、230、330浮动栅极/电荷捕捉结构 140、240、340底部氧化硅层/底部介电结构 150、250、350漏极 160、260、360源极 170、270、370基材区域 504、506、508、510、512、526、528、604、606、608、610、612、614、616、626、628、704位线 514、516、618、620、622、624、702字线 700非易失存储单元阵列 701列解码器 703行解码器 705总线 706感测放大器与数据输入结构 707数据总线 708偏压安排供应电压 709偏压安排状态器 711数据输入线 715数据输出线 750集成电路
具体实施例方式 图1A显示一种现有技术，其关于在非易失存储单元中将电子加入至浮动栅极的操作。
掺杂P型的基材区域170包含掺杂n+的漏极与源极区域150与160。其余存储单元，包含一位于基材上的底部介电结构140、该介电结构140之上的浮动栅极130(底部氧化硅层)、一顶部介电结构120(氧化硅/氮化硅/氧化硅层)位于浮动栅极130之上、以及介电结构120上的栅极110。代表性的顶部介电结构包含氧化硅/氮化硅/氧化硅(ONO)结构，其厚度范围约为5-20奈米，优选实施例约为10-15奈米。代表性的底部介电层包含二氧化硅与氮氧化硅，其厚度范围约在3-15奈米，优选实施例中约为8-12奈米。其他实施例中，底部介电材料包含类似的高介电常数材料，包含如Al2O3。代表性的浮动栅极为多晶硅，其厚度范围约为50-250奈米，优选实施例中约为100-200奈米。
某些实施例中，栅极包含一种材料，其功函数大于N型硅的内部功函数，或大于4.1eV，优选实施例中大于4.25eV，或大于5eV。代表性的栅极材料包含P型多晶硅、TiN、Pt、以及其他高功函数的金属与材料。其他具有相对高功函数的材料亦可作为本技术的实施例，包括但不限于Ru、Ir、Ni、与Co等金属，亦包括但不限于Ru-Ti、Ni-Ti、金属氮化物、RuO2、与金属氧化物等材料。高功函数的栅极材料，可于电子隧穿通过典型N型多晶硅栅极时，提供较高的射入能障。具有二氧化硅顶部介电层的N型多晶硅栅极，其射入能障约为3.15eV。因此，本发明的实施例所采用的栅极与顶部介电材料，其射入能障均高于3.15eV，优选实施例高于3.4eV，更佳的实施例中高于4eV。具有二氧化硅顶部介电层的P型多晶硅栅极，其射入能障约为4.25eV，同时，相对于具有二氧化硅顶部介电层的N型多晶硅栅极，其可将会聚单元的临界电压降至大约2V。
图1A显示穿越底部氧化硅层140于浮动栅极中加入电子，例如采用Fowler-Nordeheim射入浮动栅极130。在图1A的偏压安排中，栅极110的电压高于16V，源极160的电压为0V，漏极150的电压为0V，基材区域170的电压为0V。
图1B显示现有技术中，于非易失存储器上将电子加入至电荷捕捉结构的运作。
图1B的存储单元类似于图1A的存储单元；然而，电荷储存结构为电荷捕捉结构130，而非浮动栅极。电荷捕捉结构包含氮化硅，其厚度约为3-9奈米，或可采用其他类似的高介电常数材料，包含Al2O3、HfO2、或其他金属氧化物。电荷捕捉结构可能为不连续的电荷捕捉材料空间/粒子组合，或者如图式中的连续层。
举例而言，类PHINES的存储单元具有一底部氧化硅层，其厚度约为2-10奈米；一电荷捕捉层，其厚度约为2-10奈米；以及一顶部氧化硅层，其厚度约为2-15奈米。图1B中的偏压安排类似于图1A中的偏压安排。
图2A显示在非易失存储单元中，将电子加入至浮动栅极中。
图2A中，空穴由源极260产生，并流动至基材区域270；当空穴流至基材区域270时，冲击离子化效应会产生电子空穴对。其中电子由基材区域270穿越底部氧化硅层240而射入浮动栅极230中。图2A的偏压安排中，栅极210的电压为0-10V，漏极250为浮接，源极260的电压为0-6V，而基材区域270的电压为0V。依据本发明的一种优选实施例，底部介电结构240亦可为带隙加工隧穿结构(bandgap engineered tunnel structure)，包含氧化硅/氮化硅/氧化硅(ONO)结构；此种结构中，最上层氧化硅的厚度通常小于20埃，优选厚度介于15埃至20埃之间；中央氮化物层的厚度通常小于20埃，优选厚度介于10埃至20埃之间；最底层氧化物的厚度通常小于20埃，优选厚度介于5埃至20埃之间，或小于15埃。
图2B显示在非易失存储单元中，将电子加入至电荷捕捉结构。图2B的存储单元类似于图2A的存储单元；然而，其电荷储存结构采用电荷捕捉结构230，而非浮动栅极。电荷捕捉结构230可储存多种电荷储存状态，例如将一种电荷储存状态对应的临界电压，储存于电荷捕捉结构230的左边，另一种电荷储存状态的对应临界电压，则储存于电荷捕捉结构230的右边。然而，于图2B中，电子沿着电荷捕捉结构230射出，因此所有电荷储存状态均受到射出电子的影响。
图3A显示在非易失存储单元上，将电子由浮动栅极去除。此一过程类似于图1A所示的过程，但栅极与基材区域的极性相反。于图3A中，电子自浮动栅极中去除，例如经Fowler-Nordheim隧穿离开浮动栅极330，经底部氧化硅层340进入基材区域370。就图3A的偏压安排而言，栅极310的电压位于-16至-20V之间，而源极360的电压为0V，漏极350的电压为0V，基材区域370的电压亦为0V。依据本发明的一种优选实施例，底部介电结构340亦可为带隙加工隧穿结构(bandgap engineered tunnel structure)，包含氧化硅/氮化硅/氧化硅(ONO)结构；此种结构中，最上层氧化硅的厚度通常小于20埃，优选厚度介于15埃至20埃之间；中央氮化物层的厚度通常小于20埃，优选厚度介于10埃至20埃之间；最底层氧化物的厚度通常小于20埃，优选厚度介于5埃至20埃之间，或小于15埃。
图3B显示在非易失存储单元上加入空穴，使其成为电荷捕捉结构的一部分。空穴的增加，采用能带间隧穿所引致的热空穴注入。如图3B所示，空穴加入于电荷补捉结构330的右端电荷储存态，而此一动作在栅极施加约-8至-10V的电压，源极施加约4.5至5.5V的电压，而漏极与基材区域施加0V的电压。
图3C显示在非易失存储单元中，将空穴加入至电荷捕捉结构的另一部分，其相对于图3B。如图3C所示，其中空穴加入至电荷捕捉结构330的左端电荷储存态，而此一动作在栅极施加约-8至-10V的电压，漏极施加4.5至5.5V的电压，源极与基材区域则施加0V的电压。
在PHINES型存储单元采用的操作算法中，亦可使用其他的写入与擦除技术，例如美国专利第6,690,601号所示。其他存储单元与其他操作算法亦属可行。
图4为实验结果图，显示现有技术中，临界电压对应编程时间的结果，以及更有效率地在非易失存储单元中，将电子加入至电荷捕捉结构的结果。
通道长度为0.16微米。路径410与420均显示电子如图2B所示分别射入电荷储存装置的左右部分后，左右电荷储存状态的临界电压改变，而其中栅极电压为10V，而源极电压为6V。
图2B所示的操作方式，除了栅极电压必须低于图1B所示之外，电子射出速度也必须大幅提升。在图2B的操作中，当编程时间由0秒增加至0.5毫秒时，临界电压值亦对应左右电荷储存状态而由约为0V提升至约为4V。然而，如图1B所示的操作，编程时间由0秒增加至0.5毫秒时，临界电压对应左右电荷储存状态仅由0V提升至约2V。
图5A显示于非易失存储单元的虚拟接地阵列中，将电子加入至电荷储存结构的过程。
虚拟接地阵列的偏压如下。字线514与516的电压VWL1约为0至10V，而VWL2亦约为0至10V。位线504、506、508、510与512具有VBL0为浮接，VBL1约为0至6V，VBL2为浮接，VBL3约为0至6V，VBL4为浮接。同时，对任何其他浮动的位线而言，电子射入该阵列的所有非易失存储单元中，如图2A或图2B所示。
图5B显示非易失存储单元中，于NAND阵列将电子加入至所选择的非易失存储单元的操作过程。
NAND阵列的偏压如下。位线526的一端电压VBL0约为0至6V，另一端的VBL0电压则为0V。位线528的一端电压VBL1为0V，另一端的电压VBL1亦为0V。字线5 1 8、520、522与524的VWL0为浮动电压、VWL1约为0至10V、VWL2与VWL3则为通道电压。通道电压，是指够高的电压值，足以造成源极与漏极间的通道；但其电压值若够低，则可防止电子射入电荷储存结构之中。依此，字线522与524的所有非易失存储单元，均不会有电子射入电荷储存结构之中。由于位线528两端的电压均为0V，因此无图2A或图2B中所需的潜在差异，无法使空穴射入至基材中。同时，仅字线520与位线526交会处的非易失存储单元符合条件，得以将电子加入至电荷储存结构之中。
图6A显示在非易失存储单元的虚拟接地阵列中，将空穴加入至所选择的部分非易失存储单元的电荷储存结构。
虚拟接地阵列的偏压如下。字线614与616的VWL1电压约为-10至-5V，VWL2则约为0V。位线604、606、608、610与612的VBLO电压为0V，VBL1约为0V，VBL2约为4至6V，VBL3约为2至3V，VBL4则为0V。仅有字线614与位线606及608交会处的非易失存储单元，符合位线608将空穴加入至部分电荷储存装置的条件，如图3B所示。
图6B显示在非易失存储单元的虚拟接地阵列中，将空穴加入至所选择的非易失存储单元的不同电荷储存结构部分，与图6A形成对比。
虚拟接地阵列的偏压如下。字线614与616的VWL1电压约为-10至-5V，VWL2则约为0V。位线604、606、608、610与612的VBLO电压为2至3V，VBL1约为4至6V，VBL2约为0V，VBL3约0V，VBL4亦为0V。仅有字线614与位线606及608交会处的非易失存储单元，符合位线606将空穴加入至部分电荷储存装置的条件，如图3C所示。
图6C显示非易失存储单元的NAND阵列中，将空穴加入至所选择的部分非易失存储单元的电荷储存结构中。
NAND阵列的偏压如下。位线626的一端电压VBL0约为4至6V，另一端的VBL0电压则为0V。位线628的一端电压VBL1为0V，另一端的电压VBL1亦为0V。字线618、620、622与624的VWL0电压为0V、VWL1约为-5至-10V、VWL2与VWL3则为通道电压。仅位于字线620与位线626交会处的非易失存储单元，符合图3B中所需的条件，可将空穴加入至较靠近于字线622与较远离于字线618的部分电荷储存结构。
图6D显示在非易失存储单元的NAND阵列中，将电荷加入至所选择的非易失存储单元的不同电荷储存结构部分，与图6C形成对比。
NAND阵列的偏压如下。位线626的一端电压VBL0为0V，另一端的VBL0电压则约为4至6V。位线628的一端电压VBL1为0V，另一端的电压VBL1亦为0V。字线618、620、622与624的VWL0电压为通道电压、VWL1约为-5至-10V、VWL2与VWL3均为0V。仅位于字线620与位线626交会处的非易失存储单元，符合图3C中所需的条件，可将电子加入至较靠近于字线618与较远离于字线622的部分电荷储存结构。
图6E显示在非易失存储单元的NAND阵列中，将电子由非易失存储单元的电荷储存结构中移除。
NAND阵列的偏压如下。位线626的一端电压VBL0为0V，另一端的VBL0电压亦为0V。位线628的一端电压VBL1为0V，另一端的电压VBL1亦为0V。字线618、620、622与624的VWL0电压约为-16至-20V、VWL1约为-16至-20V、VWL2与VWL3皆约为-16至-20V。此时电子由阵列中所有非易失存储单元内移除，如图3A所示。
图7为非易失存储器集成电路的区块示意图范例，其中控制电路具有偏压设计，可以浮动存储阵列中，一或多个非易失存储单元的源极或漏极之一，如此处所披露的那样。
位于半导体基材上的集成电路750，包含非易失存储单元存储阵列700。阵列700的各个存储单元均含有一调校过的通道区域介面，例如凹陷通道区域、或提高的源极或漏极区域。阵列700的存储单元可能为单独单元，其与单一阵列或者多个阵列连结。列解码器701与多条字线702耦合，并沿着存储阵列700中的横列而设置。行解码器703与多条位线704耦合，并沿着存储阵列700中的纵行而设置。总线705提供地址至列解码器701与行解码器703。感测放大器与数据输入结构706，藉由数据总线707与行解码器703耦合。数据由集成电路750上的输入/输出端口或其他内部/外部数据来源，经由数据输入线711，传至数据输入结构706；而数据亦由感测放大器706经由数据输出线715，输出至集成电路上的输出/输入端口或其他内部/外部数据终端。一偏压安排状态器709控制偏压设定量，提供偏压值708，以擦除与写入验证电压，同时负责写入、擦除、与读取存储单元，尤其可如此处所示，使得源极或漏极区域之一浮接，以增加电荷。
本发明的优选实施例与范例详细披露如上，但应理解的是，上述范例仅为示意性的，而非用以限制权利要求的范围。对本领域技术人员而言，可轻易依据所附权利要求书对相关技术进行修改与组合。
权利要求
1.一种操作一非易失存储单元的方法，其包含一栅极、一源极区域、一漏极区域、一基材区域、一电荷储存结构、以及一或多个介电区域至少有部分位于所述电荷储存结构与所述栅极之间，且至少有部分位于所述电荷储存结构与所述基材区域之间，包含
对应一指令，以将多个电子移动至所述电荷储存结构中，仅浮接所述源极区域或所述漏极区域之一，同时对未浮接的所述源极区域或所述漏极区域施加一第一电压。
2.如权利要求1所述的方法，其中所述施加所述第一电压的步骤，为施加一偏压安排的一部分，所述电荷储存结构储存至少二电荷储存状态，其每一个均对应所述电荷储存结构的一相异部分，同时所述偏压安排可改变全部的所述至少二电荷储存状态。
3.如权利要求1所述的方法，其中所述电子是由于多个空穴由所述未浮接的区域移动至所述基材区域所导致。
4.如权利要求1所述的方法，其中所述介电区域包含一带隙加工隧穿结构(Bandgap engineered tunnel structure)，所述结构包含由上而下的一第一氧化硅、一氮化硅、一第二氧化硅三层构造。
5.如权利要求4所述的方法，其中所述第一氧化硅层的厚度小于20埃。
6.如权利要求4所述的方法，其中所述第一氧化硅层的厚度介于15至20埃之间。
7.如权利要求4所述的方法，其中所述氮化硅层的厚度小于20埃。
8.如权利要求4所述的方法，其中所述氮化硅层的厚度介于10至20埃之间。
9.如权利要求4所述的方法，其中所述第二氧化硅层的厚度小于20埃。
10.如权利要求4所述的方法，其中所述第二氧化硅层的厚度介于5至20埃之间。
11.如权利要求4所述的方法，其中所述第二氧化硅层的厚度小于15埃。
12.一种操作一非易失存储单元阵列的方法，其包含一栅极、一源极区域、一漏极区域、一基材区域、一电荷储存结构、与一或多个介电区域至少有部分位于所述电荷储存结构与所述栅极之间，且至少有部分位于所述电荷储存结构与所述基材区域之间，其中包含
回应一指令，以将多个电子移动到所述至少一个非易失存储单元的所述电荷储存结构，浮接所述至少一个非易失存储单元的所述源极区域或所述漏极区域之一，同时对未浮接的所述源极区域或所述漏极区域施加一第一电压。
13.如权利要求12所述的方法，其中所述施加所述第一电压的步骤，为施加一偏压安排的一部分，所述电荷储存结构储存至少二电荷储存状态，其每一个均对应所述电荷储存结构的一相异部分，同时所述偏压安排可改变全部的所述至少二电荷储存状态。
14.如权利要求12所述的方法，其中所述电子由于多个空穴自所述未浮动的区域移动至所述基材区域所导致。
15.如权利要求12所述的方法，其中所述浮接与所述施加所述第一电压的步骤包含
浮接一第一位线，其仅与所述至少一个非易失存储单元中的所述源极区域或所述漏极区域中的一个具有电接触，同时施加所述第一电压至一第二位线，其与所述至少一个非易失存储单元中未浮接的所述源极区域或所述漏极区域具有电接触。
16.如权利要求12所述的方法，其中所述阵列为一虚拟接地阵列。
17.如权利要求12所述的方法，其中所述阵列为一反及闸(NAND)阵列。
18.如权利要求12所述的方法，其中所述介电区域包含一带隙加工隧穿结构(Bandgap engineered tunnel structure)，所述结构包含由上而下的一第一氧化硅、一氮化硅、一第二氧化硅三层构造。
19.如权利要求18所述的方法，其中所述第一氧化硅层的厚度小于20埃。
20.如权利要求18所述的方法，其中所述第一氧化硅层的厚度介于15至20埃之间。
21.如权利要求18所述的方法，其中所述氮化硅层的厚度小于20埃。
22.如权利要求18所述的方法，其中所述氮化硅层的厚度介于10至20埃之间。
23.如权利要求18所述的方法，其中所述第二氧化硅层的厚度小于20埃。
24.如权利要求18所述的方法，其中所述第二氧化硅层的厚度介于5至20埃之间。
25.如权利要求18所述的方法，其中所述第二氧化硅层的厚度小于15埃。
26.一种非易失存储单元，包含
一栅极；
一源极区域与一漏极区域，其至少部分位于一基材区域之中；
一电荷储存结构；
一或多个介电区域，其至少部分位于所述电荷储存结构与所述栅极之间，且至少部分位于所述电荷储存结构与所述基材区域之间；
控制所述栅极、所述源极区域、与所述漏极区域的电路，所述电路回应一指令，以利用浮接所述至少一个非易失存储单元的所述源极区域或所述漏极区域之一，将多个电子移动至所述电荷储存结构中，同时对未浮接的所述源极区域或所述漏极区域施加一第一电压。
27.如权利要求26所述的存储单元，其中所述第一电压为一偏压安排的部分，所述电荷储存结构储存至少二电荷储存状态，其每一个均对应所述电荷储存结构的一相异部分，同时所述偏压安排可改变全部的所述至少二电荷储存状态。
28.如权利要求26所述的存储单元，其中所述电子由于多个空穴自所述未浮接的区域移动至所述基材区域所导致。
29.如权利要求26所述的存储单元，其中所述介电区域包含一带隙加工隧穿结构(Bandgap engineered tunnel structure)，所述结构包含由上而下的一第一氧化硅、一氮化硅、一第二氧化硅三层构造。
30.如权利要求29所述的存储单元，其中所述第一氧化硅层的厚度小于20埃。
31.如权利要求29所述的存储单元，其中所述第一氧化硅层的厚度介于15至20埃之间。
32.如权利要求29所述的存储单元，其中所述氮化硅层的厚度小于20埃。
33.如权利要求29所述的存储单元，其中所述氮化硅层的厚度介于10至20埃之间。
34.如权利要求29所述的存储单元，其中所述第二氧化硅层的厚度小于20埃。
35.如权利要求29所述的存储单元，其中所述第二氧化硅层的厚度介于5至20埃之间。
36.如权利要求29所述的存储单元，其中所述第二氧化硅层的厚度小于15埃。
37.一种非易失存储集成电路，包含
多个存储单元的一阵列，各单元均包含
一栅极；
一源极区域与一漏极区域，其至少部分位于一基材区域之中；
一电荷储存结构；
一或多个介电区域，其至少部分位于所述电荷储存结构与所述栅极之间，且至少部分位于所述电荷储存结构与所述基材区域之间；以及
一电路控制所述存储单元阵列，所述电路回应一指令，利用浮接所述至少一个非易失存储单元的所述源极区域或所述漏极区域之一，同时对未浮接的所述源极区域或所述漏极区域施加一第一电压，以将多个电子移动到所述电荷储存结构之中。
38.如权利要求37所述的集成电路，其中所述第一电压为一偏压安排的部分，所述电荷储存结构储存至少二电荷储存状态，其每一个均对应所述电荷储存结构的一相异部分，同时所述偏压安排可改变全部的所述至少二电荷储存状态。
39.如权利要求37所述的集成电路，其中所述电子由于多个空穴自所述未浮接的区域移动至所述基材区域所导致。
40.如权利要求37所述的集成电路，其中所述浮接的所述源极区域或所述漏极区域与一第一位线具有电接触，而未浮接的所述源极区域或所述漏极区域与一第二位线具有电接触。
41.如权利要求37所述的集成电路，其中所述栅极与一字线具有电接触。
42.如权利要求37所述的集成电路，其中所述阵列为一虚拟接地阵列。
43.如权利要求37所述的集成电路，其中所述阵列为一反及闸阵列。
44.如权利要求37所述的集成电路，其中所述介电区域包含一带隙加工隧穿结构(Bandgap engineered tunnel structure)，所述结构包含由上而下的一第一氧化硅、一氮化硅、一第二氧化硅三层构造。
45.如权利要求44所述的集成电路，其中所述第一氧化硅层的厚度小于20埃。
46.如权利要求44所述的集成电路，其中所述第一氧化硅层的厚度介于15至20埃之间。
47.如权利要求44所述的集成电路，其中所述氮化硅层的厚度小于20埃。
48.如权利要求44所述的集成电路，其中所述氮化硅层的厚度介于10至20埃之间。
49.如权利要求44所述的集成电路，其中所述第二氧化硅层的厚度小于20埃。
50.如权利要求44所述的集成电路，其中所述第二氧化硅层的厚度介于5至20埃之间。
51.如权利要求44所述的集成电路，其中所述第二氧化硅层的厚度小于15埃。
全文摘要
本文涉及施加浮动电压于源极或漏极区的操作存储器的装置与方法。本发明提供一种操作非易失存储单元、或操作该单元阵列中至少一单元的方法与装置，其中当增加电荷至电荷储存结构时，一源极区域或一漏极区域为浮接。
文档编号G11C16/10GK101183561SQ20071018509
公开日2008年5月21日 申请日期2007年11月8日 优先权日2006年11月17日
发明者郭明昌 申请人:旺宏电子股份有限公司