用于将电压浮置或者将电压施加置集成电路的阱的方法和设备的制作方法

用于将电压浮置或者将电压施加置集成电路的阱的方法和设备的制作方法
【专利摘要】在一个阱偏置布置中，不施加阱偏置电压至n阱，并且不施加阱偏置电压至p阱。因为没有施加外部阱偏置电压，n阱和p阱是浮置的，甚至在n阱和p阱中器件操作期间。在另一阱偏置布置中，最低可用电压不施加至p阱，诸如接地电压、或者施加至p阱中n型晶体管的n+掺杂源极区域的电压。这甚至在p阱中n型晶体管操作期间也发生。在又一阱偏置布置中，最高可用电压不施加至n阱，诸如电源电压、或者施加至n阱中p型晶体管的p+掺杂源极区域的电压。这甚至在n阱中p型晶体管操作期间也发生。
【专利说明】用于将电压浮置或者将电压施加置集成电路的阱的方法和设备
[0001]相关串请的交叉引用
[0002]本申请要求享有2011年11月4日提交的美国临时申请案号61/555，864的权益，该申请在此通过弓I用并入本文。
【技术领域】
[0003]本技术涉及一种用于改进阱偏置布置的偏置的方法和设备，其可以降低集成电路的泄漏电流以及总功耗。
【背景技术】
[0004]偏置集成电路的ρ型阱和η型讲，使得ρ型阱中的源极/漏极-阱结、以及η型阱中的源极/漏极-阱结反向偏置，或者至少不正向偏置。
[0005]例如，P型阱中的η型晶体管具有η+掺杂的源极区域和漏极区域。因为正向偏置结与高电流相关联，而反向偏置结与低电流相关联，因此通过施加最低可用电压至P型阱，诸如接地电压、或者施加至η型晶体管的η+掺杂的源极区域的电压，反向偏置了 P型阱与η型晶体管的η+掺杂的漏极区域之间的结。
[0006]同样地，η型阱中的ρ型晶体管具有P+掺杂的源极和漏极区域。同样，因为正向偏置结与高电流相关联，而反向偏置结与低电流相关联，因此通过施加最高可用电压至η型讲，诸如电源电压、或施加至P+掺杂的源极区域的电压，反向偏置了 η型阱与ρ+掺杂的源极区域之间的结。

【发明内容】

[0007]多个实施例涉及多种阱偏置布置。
[0008]在一个阱偏置布置中，不施加阱偏置电压至η阱，并且不施加阱偏置电压至P阱。因为没有施加外部阱偏置电压，因此η阱和ρ阱是浮置的，甚至在η阱和ρ阱中的器件的操作期间。
[0009]在另一阱偏置布置中，最低可用电压并不施加至P阱，最低可用电压诸如接地电压、或者施加至P阱中η型晶体管的η+掺杂源极区域的电压。这甚至在P阱中η型晶体管的操作期间也发生。
[0010]在又一阱偏置布置中，最高可用电压并不施加至η阱，最高可用电压诸如电源电压、或者施加至η阱中ρ型晶体管的ρ+掺杂源极区域的电压。这甚至在η阱中的ρ型晶体管的操作期间也发生。
[0011]以下进一步详细描述技术的各个方面。
[0012]技术的一个方面是一种集成电路，包括衬底、衬底中的η阱、η阱中的器件、衬底中的P阱、P阱中的器件、以及偏置电路装置，该偏置电路装置提供η阱中器件和P阱中器件操作所需的所有偏置电压。这些器件的示例包括晶体管，诸如η阱中的ρ型晶体管、ρ阱中的η型晶体管、以及其他集成电路器件。偏置电路装置如下地在η阱中器件和ρ阱中器件操作期间提供偏置电压:(i)偏置电路装置施加偏置电压布置至η阱中的器件和ρ阱中的器件，(ii)偏置电路装置不施加阱偏置电压至η阱，以及(iii)偏置电路装置不施加阱偏置电压至P阱。
[0013]在一个实施例中，偏置电路装置不施加阱偏置电压至η阱，使得在η阱中的器件的操作期间η阱浮置，以及偏置电路装置不施加阱偏置电压至ρ阱，使得在ρ阱中的器件的操作期间P阱浮置。在一个实施例中，电路包括不接收由偏置电路装置所施加的偏置电压的电连接，并且由η阱和ρ阱共用该电连接，使得η阱和ρ阱一起浮置。在一个实施例中，η阱和P阱不共用电连接，使得η阱和ρ阱分离地浮置。
[0014]在一个实施例中，电路包括由η阱和P阱共用的电互连，并且偏置电路装置不施加阱偏置电压至电连接。
[0015]在一个实施例中，η阱具有η阱接触，ρ阱具有P阱接触，并且电路包括电连接至η阱接触和P阱接触的电互连以使得η阱和P阱共用电互连，并且偏置电路装置不施加阱偏置电压至电互连。
[0016]在一个实施例中，η阱中器件和ρ阱中器件具有从偏置电路装置接收偏置电压布置的器件接触，并且η阱和ρ阱不具有阱接触。
[0017]在一个实施例中，电路包括在⑴偏置电路装置与(ii)n阱中器件和ρ阱中器件之间的电互连。电路不包括在(i)偏置电路装置与(ii)n阱和ρ阱之间的电互连。
[0018]技术的另一方面是一种集成电路，包括衬底、衬底中的P阱、P阱中的η型晶体管、电互连、以及偏置电路。P阱中的η型晶体管包括P阱中的η型源极和η型漏极。电互连在偏置电路与P讲、η型源极、以及η型漏极的每一个之间。
[0019]在η型晶体管操作期间，偏置电路装置施加偏置电压布置至电互连。偏置电压布置包括:施加至η型源极的源极电压，施加至η型漏极的漏极电压，以及施加至P阱的阱电压。阱电压在源极电压与漏极电压之间的中间。
[0020]在一个实施例中，偏置电压布置包括相对于η型源极和η型漏极的至少一个而施加至P阱的正向偏置。
[0021]技术的又一方面是一种集成电路，包括衬底、衬底中的η阱、η阱中的ρ型晶体管、电互连、以及偏置电路装置。η阱中的ρ型晶体管包括η阱中的ρ型源极和ρ型漏极。电互连在偏置电路装置与η阱、ρ型源极和ρ型漏极的每一个之间。
[0022]在ρ型晶体管的操作期间，偏置电路装置施加偏置电压布置至电互连。偏置电压布置包括:施加至P型源极的源极电压，施加至P型漏极的漏极电压，以及施加至阱的阱电压。阱电压在源极电压与漏极电压之间的中间。
[0023]在一个实施例中，偏置电压布置包括相对于ρ型源极和P型漏极的至少一个施加至η阱的正向偏置。
[0024]技术的又一方面是一种集成电路，包括衬底、衬底中的η阱、η阱中的ρ型晶体管(包括η阱中的ρ型源极和ρ型漏极)、衬底中的P阱、P阱中的η型晶体管(包括ρ阱中的η型源极和η型漏极)、电互连、以及偏置电路装置。电互连在偏置电路与η阱、ρ型演技、ρ型漏极、P阱、η型源极、和η型漏极的每一个之间。
[0025]在P型晶体管和η型晶体管操作期间，偏置电路装置施加偏置电压布置至电互连。偏置电压布置包括:(i)施加至η型源极的第一源极电压；(ii)施加至η型漏极的第一漏极电压；(iii)施加至P阱的第一阱电压，第一阱电压在第一源极电压与第一漏极电压之间的中间；(iv)施加至P型源极的第二源极电压；(V)施加至P型漏极的第二漏极电压；以及(vi)施加至η阱的第二阱电压，第二阱电压在第二源极电压与第二漏极电压之间的中间。
[0026]在一个实施例中，偏置电压布置包括相对于η型源极和η型漏极的至少一个施加至P阱的正向偏置。
[0027]在一个实施例中，偏置电压布置包括相对于ρ型源极和P型漏极的至少一个施加至η阱的正向偏置。
[0028]在一个实施例中，施加至ρ阱的第一阱电压、与施加至η阱的第二阱电压是相等的。
[0029]在一个实施例中，施加至ρ阱的第一阱电压、与施加至η阱的第二阱电压是不同的。
[0030]其他一些方面涉及一种存储了用于执行设计集成电路的方法的计算机指令的计算机可读介质，该方法由具有处理器和存储器的计算机系统所使用。计算机指令可由计算机系统执行以设计本文所述的集成电路。
[0031]其他一些方面涉及一种设计了集成电路的计算机系统，计算机系统包括处理器和存储器，被配置成设计如本文所述的集成电路。
[0032]其他一些方面涉及一种操作如本文所述集成电路的方法。
【专利附图】

【附图说明】
[0033]图1是示出了对于两种阱偏置布置而言的泄漏电流随电源电压而变化的图表一分别施加至η型阱和ρ型阱的Vdd和OV的阱偏置电压的第一阱偏置布置，以及施加至η型阱和P型阱的阱偏置电压Vdd/2的第二阱偏置布置。
[0034]图2示出了示出泄漏电流随电源电压变化的图1的视图，其叠置有在对应于施加至η型阱和ρ型阱的阱偏置电压Vdd/2的阱偏置布置的曲线上的正向泄漏分量和反向泄漏分量。
[0035]图3示出了 ρ型阱中η型晶体管以及η型阱中ρ型晶体管，其中ρ型阱和η型阱从Vdd/2 (电源电压的一半，或者施加至η型晶体管漏极的电压的一半，或者施加至P型晶体管源极的电压的一半)的阱接触接收阱偏置电压。
[0036]图4示出了图3的衬底、阱以及晶体管源极和漏极的掺杂浓度的图。
[0037]图5示出了当接地电压施加作为ρ型阱的阱偏置电压并且Vdd (电源电压，或者施加至η型晶体管漏极的电压，或者施加至P型晶体管源极的电压)施加作为η型阱的阱偏置电压时，图3的衬底、阱以及晶体管源极和漏极的电压的图。
[0038]图6示出了图3的衬底、阱以及晶体管源极和漏极的电压的图，其中P型阱和η型阱从Vdd/2 (电源电压的一半，或者施加至η型晶体管漏极的电压的一半，或者施加至P型晶体管源极的电压的一半)的阱接触接收阱偏置电压。
[0039]图7示出了当接地电压施加作为ρ型阱的阱偏置电压并且Vdd (电源电压，或者施加至η型晶体管漏极的电压，或者施加至ρ型晶体管源极的电压)施加作为η型阱的阱偏置电压时，图3的衬底、阱以及晶体管源极和漏极的电子电流密度的图。[0040]图8示出了图3的衬底、阱以及晶体管源极和漏极的电子电流密度以及图6的对应的电压的图，其中P型阱和η型阱从Vdd/2(电源电压的一半，或者施加至η型晶体管漏极的电压的一半，或者施加至P型晶体管源极的电压的一半)的阱接触接收阱偏置电压。
[0041]图9示出了当接地电压施加作为ρ型阱的阱偏置电压并且Vdd(电源电压，或者施加至η型晶体管漏极的电压，或者施加至ρ型晶体管源极的电压)施加作为η型阱的阱偏置电压时，图3的衬底、阱以及晶体管源极和漏极的空穴电流密度以及图5的对应电压的图。
[0042]图10示出了图3的衬底、阱以及晶体管源极和漏极的空穴电流密度以及图6的对应电压的图，其中P型阱和η型阱从Vdd/2 (电源电压的一半，或者施加至η型晶体管漏极的电压的一半，或者施加至P型晶体管源极的电压的一半)阱接触接收阱偏置电压。
[0043]图11示出了 ρ型阱中的η型晶体管以及η型阱中的ρ型晶体管，其中P型阱和η型阱分离地浮置(并且不从阱接触接收阱偏置电压)。
[0044]图12示出了图1的示出泄漏电流随电源电压变化的图，其补充了允许分离地浮置的η型阱和ρ型阱的第三阱偏置布置，使得不施加阱偏置电压至η阱并且不施加阱偏置电压至P阱。
[0045]图13是示出了对于三种阱偏置布置而言的泄漏电流随硅晶片质量变化的图一分别施加至η型阱和ρ型阱的Vdd和OV的阱偏置电压的第一阱偏置布置，施加至η型阱和ρ型阱的阱偏置电压Vdd/2的第二阱偏置布置，以及η型阱和ρ型阱允许分离地浮置以使得不施加阱偏置电压至η阱并且不施加阱偏置电压至ρ阱的第三阱偏置电压布置。
[0046]图14示出了 ρ型阱中的η型晶体管以及η型阱中的ρ型晶体管，其中P型阱和η型阱一起浮置(并且不从阱接触接收阱偏置电压)，诸如通过将η型阱和ρ型阱与共用电接触接合。
[0047]图15是对于三种类型阱的阱电势与电源电压关系图一分离地浮置η型阱，分离地浮置P型阱，以及P型阱和η型阱一起浮置。
[0048]图16示出了包括本技术特征的示意性集成电路设计流程的简化示意图。
[0049]图17是可以用于实施包括本技术方面的软件的计算机系统的简化结构图。
【具体实施方式】
[0050]图1是示出了对于两种阱偏置布置而言的泄漏电流随电源电压变化的图一分别施加至η型阱和ρ型阱的Vdd和OV的阱偏置电压的第一阱偏置布置，以及施加至η型阱和P型阱的阱偏置电压Vdd/2的第二阱偏置布置。
[0051]对于分别施加至η型阱和ρ型阱的Vdd和OV的阱偏置电压的第一阱偏置布置而言，随着电源电压Vdd降低经过1.4V、1.2V、1V和0.8V，总的泄漏电流降低经过236mA、172mA、106mA 和 32mA。
[0052]对于施加至η型阱和ρ型阱的阱偏置电压Vdd/2的第二阱偏置布置而言，随着电源电压降低经过1.4V、1.2V、IV和0.8V，总的泄漏电流降低经过3700mA、80mA、5.4mA和
1.7mA。
[0053]在1.2V或更小的电源电压附近，第二阱偏置布置的总的泄漏电流要好于第一阱偏置布置。例如:(i)在Vdd= 1.2V处，在改进的、下降的总的泄漏方面具有2倍差异；(ii)在Vdd= IV处，在改进的、下降的总的泄漏方面具有20倍差异；(iii)在Vdd = 0.8V处，在改进的、下降的总的泄漏方面具有20倍差异。
[0054]图2示出了图1的示出泄漏电流随电源电压变化的图，其叠置有在对应于施加至η型阱和ρ型阱的阱偏置电压Vdd/2的阱偏置布置的曲线上的正向和反向泄漏分量。
[0055]在1.1V或更大的电源电压附近，总的泄露电流由正向结泄漏电流所主导。正向泄漏随偏置指数增长。在1.1V或更小的电源电压附近，总的泄露电流由反向结泄漏电流所主导。反向泄漏主要是由于带间隧穿所致。
[0056]图3示出了 η型晶体管和ρ型晶体管，其各种相关联的掺杂、电势和电流密度在后续附图中示出。
[0057]特别地，图3示出了 ρ型阱中的η型晶体管以及η型阱中的ρ型晶体管，其中P型阱和η型阱从Vdd/2 (电源电压的一半，或者施加至η型晶体管漏极的电压的一半，或者施加至P型晶体管源极的电压的一半)的阱接触接收阱偏置电压。偏置电路装置施加偏置电压布置至源极、漏极、栅极和阱。
[0058]图4示出了图3的衬底、阱、和晶体管源极和漏极的掺杂浓度的图。
[0059]正的数值意味着η型掺杂浓度,而负的数值意味着ρ型掺杂浓度。1.7Χ 102°cm_3的正的数值对应于η型晶体管的η.掺杂源极和漏极。-1.3 X IO20Cm-3的负的数值对应于η型晶体管的P+掺杂源极和漏极。在P阱和η阱中，掺杂浓度均随着阱深度快速下降。
[0060]柱形接触是施加偏置电路的偏置电压布置的电互连。在P阱侧上，电互连施加η型晶体管的漏极电压和源极电压、以及P阱偏置电压Vdd/2。η型晶体管的栅极未示出。在η阱侧上，电互连施加P型晶体管的漏极电压和源极电压、以及η阱偏置电压Vdd/2。ρ型晶体管的栅极未不出。
[0061]图5示出了当接地电压施加作为ρ型阱的阱偏置电压并且Vdd (电源电压，或者施加至η型晶体管漏极的电压，或者施加至ρ型晶体管源极的电压)施加作为η型阱的阱偏置电压时，图3的衬底、阱以及晶体管源极和漏极的电压的图。
[0062]若干结被相对强地反向偏置的(与以下附图对比):ρ阱/n阱、ρ阱/n+掺杂漏极、η阱/p+掺杂漏极。反向偏置指代经由电互连而由偏置电路装置所施加的外部电压，使得外部电压施加至P掺杂侧的电压比施加至η掺杂侧的电压更低。
[0063]仿真具有0.8V的电源电压。Vdd或0.8V的阱偏置电压施加至η讲，并且OV的阱偏置电压施加至P阱。实际的阱电压因掺杂所致的内建电压从由电互连所施加的阱偏置电压偏移。内建电压的效应随着P型和η型掺杂浓度而增大。作为内建电压的结果，ρ讲的最高P掺杂区域的实际电压从OV的所施加阱偏置电压偏移至-0.55V的实际ρ阱电压，而η阱的最高η掺杂区域的实际电压从0.8V的所施加阱偏置电压偏移至1.4V的实际η阱电压。
[0064]图6示出了图3的衬底、阱以及晶体管源极和漏极的电压的图，其中P型阱和η型阱从Vdd/2 (电源电压的一半，或者施加至η型晶体管漏极的电压的一半，或者施加至P型晶体管源极的电压的一半)的阱接触接收阱偏置电压。
[0065]仿真具有0.8V的电源电压Vdd。Vdd/2或者0.4V的阱偏置电压施加至η阱，而Vdd/2或者0.4V的阱偏置电压施加至ρ型。由于施加至P阱和η阱的阱偏置电压相同，因此跨P阱和η阱施加零偏置，从而实际的阱电压差值源自于内建电压。作为内建电压的结果，P阱的最高P掺杂区域的实际电压从0.4V的所施加阱偏置偏移至-0.15V的实际ρ阱电压，而η阱额最高η掺杂区域的实际电压从0.4V的所施加阱偏置电压偏移至1.0V的实际η阱电压。
[0066]若干结是相对强地反向偏置的(与之前附图相比):ρ阱/n阱，ρ阱/n+掺杂漏极，η阱/p+掺杂漏极。反向偏置指代经由电互连由偏置电路装置所施加的外部电压，使得外部电压施加至P掺杂侧的电压低于施加至η掺杂侧的电压。
[0067]若干结是弱正向偏置的:ρ阱/n+掺杂源极，η阱/p+掺杂源极。正向偏置指代经由电互连由偏置电路装置所施加的外部电压，使得外部电压施加至P掺杂侧的电压高于施加至η掺杂侧的电压。
[0068]图7示出了当接地电压施加作为ρ型阱的阱偏置电压并且Vdd (电源电压，或者施加至η型晶体管漏极的电压，或者施加至ρ型晶体管源极的电压)施加作为η型阱的阱偏置电压时，图3的衬底、阱和晶体管源极和漏极的电子电流密度以及图5的对应电压的图。
[0069]泄漏电流是来自ρ阱/n+掺杂漏极以及η阱/p+掺杂漏极的反向偏置结的带间隧穿电流。因此，高电子电流密度在n+掺杂漏极中，以及在P+掺杂漏极与接收η阱偏置电压的电互连之间的η阱中。
[0070]图8示出了图3的衬底、阱以及晶体管源极和漏极的电子电流密度以及图6的对应电压的图，其中P型阱和η型阱从Vdd/2(电源电压的一半，或者施加至η型晶体管漏极的电压的一半，或者施加至P型晶体管源极的电压的一半)的阱接触接收阱偏置电压。
[0071]来自ρ阱/n+掺杂漏极以及η阱/p+掺杂漏极的反向偏置结的带间隧穿电流的来源和位置与之前附图相同。然而，因为反向偏置的量为一半，因此高电子电流密度的幅度降低。
[0072]泄漏电流的附加来源是来自P阱/n+掺杂源极的正向偏置结的正向偏置结电流。然而，η+掺杂源极中的电子电流密度是可以忽略的，从而表示正向偏置结的泄漏贡献是可忽略的。
[0073]图9示出了当接地电压施加作为P型阱的阱偏置电压并且Vdd (电源电压，或者施加至η型晶体管漏极的电压，或者施加至ρ型晶体管源极的电压)施加作为η型阱的阱偏置电压时，图3的衬底、阱以及晶体管源极和漏极的空穴电流密度以及图5的对应电压的图。
[0074]泄漏电流是来自ρ阱/n+掺杂漏极以及η阱/p+掺杂漏极的反向偏置结的带间隧穿电流。因此，高空穴电流密度在P+掺杂漏极中，并且在n+掺杂漏极与接收P阱偏置电压的电互连之间的P阱中。
[0075]图10示出了图3的衬底、阱以及晶体管源极和漏极的空穴电流密度以及图6的对应电压的图，其中P型阱和η型阱从Vdd/2 (电源电压的一半，或者施加至η型晶体管漏极的电压的一半，或者施加至P型晶体管源极的电压的一半)的阱接触接收阱偏置电压。
[0076]来自ρ阱/n+掺杂漏极以及η阱/p+掺杂漏极的反向偏置结的带间隧穿电流的来源和位置与之前附图相同。然而，因为反向偏置的量是一半，高空穴电流密度的幅度降低。
[0077]泄漏电流的附加来源是来自η阱/p+掺杂源极的正向偏置结的正向偏置结电流。然而，P+掺杂源极中空穴电流密度是可以忽略的，表示正向偏置结的泄漏贡献是可忽略的。
[0078]图11示出了 ρ型阱中的η型晶体管、以及η型阱中的ρ型晶体管，其中P型阱和η型阱分离地浮置(并且不从阱接触接收阱偏置电压)。
[0079]特别地，图11示出了 ρ型阱中的η型晶体管、以及η型阱中的ρ型晶体管，其中P型阱和η型阱不接收阱偏置电压。ρ阱和η阱分离地浮置。偏置电路装置施加偏置电压布置至源极、漏极和栅极。分离地浮置的阱具有泄漏电流的自适应平衡。
[0080]图12示出了图1的示出泄漏电流随电源电压变化的图，其补充了允许分离地浮置的η型阱和ρ型阱的第三阱偏置布置，使得不施加阱偏置电压至η阱并且不施加阱偏置电压至P阱。
[0081]在1.4V或更小的电源电压附近，第三阱偏置布置的总的泄露电流要好于第一阱偏置布置(分别施加至η型阱和ρ型阱的Vdd和OV的阱偏置电压)。
[0082]1.2V或更大以及0.8V或更小的电源电压附近，第三阱偏置布置的总的泄露电流要好于第二阱偏置布置(施加至η型阱和ρ型阱的阱偏置电压Vdd/2)。
[0083]在大约0.8V和1.2V电源电压之间，第三阱偏置布置的总的泄露电流要坏于第二阱偏置布置。然而，第三阱偏置布置具有的优点在于无需阱接触，这简化了布图。
[0084]图13是示出了对于三种阱偏置布置而言的泄漏电流随硅晶片质量变化的图一分别施加至η型阱和ρ型阱的Vdd和OV的阱偏置电压的第一阱偏置布置，施加至η型阱和ρ型阱的阱偏置电压Vdd/2的第二阱偏置布置，以及允许η型阱和ρ型阱分离地浮置以使得不施加偏置电压至η阱以及不施加偏置电压至ρ阱的第三阱偏置布置。
[0085]少数载流子寿命是硅晶片质量的度量，其中干净的硅晶片具有较长的少数载流子寿命，而脏的硅晶片具有较短的少数载流子寿命。标准的硅晶片在这些极端之间具有大约10_7秒的上半十倍(upper decade)或者大约50 — 100微秒的少数载流子寿命。
[0086]第二阱偏置布置(施加至η型阱和ρ型阱的阱偏置电压Vdd/2)示出在采用干净的硅晶片以及大量标准硅晶片的情形下的最低的总的泄露。第三阱偏置布置(η型阱和ρ型阱允许分离地浮置)示出在采用脏的硅晶片和某些标准硅晶片的情形下的最低的总的泄露。第三阱偏置布置取决于某些泄漏以避免建立起过度的阱偏置。
[0087]图14示出了 ρ型阱中的η型晶体管、以及η型阱中的ρ型晶体管，其中P型阱和η型阱一起浮置(并且不从阱接触接收阱偏置电压)，诸如通过将η型阱和ρ型阱于共用的电接触接合。
[0088]特别地，图14示出了 ρ型阱中的η型晶体管、以及η型阱中的ρ型晶体管，其中P型阱和η型阱不接收阱偏置电压。ρ型阱和η型阱一起浮置。ρ阱与η阱之间的一个示例性电互连是P阱和η阱连接在一起。偏置电路装置施加偏置电压布置至源极、漏极和栅极。
[0089]图15是对于三种类型阱的阱电势相对电源电压的图一分离地浮置的η型阱，分离地浮置的P型阱，以及一起浮置的P型阱和η型阱。
[0090]一起浮置的接合的ρ阱和η阱得到了近似等同于施加Vdd/2至ρ阱和η阱的阱偏置布置的偏置和泄漏。分离地浮置的P阱和η阱得到了以下偏置。在电源电压Vdd= 1.2V以下，P阱偏置高于η阱偏置，并且带间泄漏电流占优势。在Vdd= 1.2V处，两个阱偏置均为约Vdd/2。在Vdd = 1.2V之上，η阱偏置高于ρ阱偏置，并且来自正向偏置结电流的泄漏占优势。
[0091]图16示出了包括本技术的特征的示意性集成电路设计的简化示意图。
[0092]在高层级处，过程开始于产品构想(步骤100)并且在EDA(电子辅助设计)软件设计过程方法中实现(步骤110)。当最终完成设计时，其可以流片(步骤140)。在流片之后，制造工艺(步骤150)和封装和组装工艺(步骤160)发生，最终地得到完成的集成电路芯片(结果170)。
[0093]EDA软件设计方法(步骤110)实际上由多个步骤112 — 130构成，为了简明以线性方式示出。在实际的集成电路设计过程中，特别的设计可能必需往复多个步骤直至通过特定测试。类似的，在任何实际设计过程中，这些步骤可以以不同顺序和组合而发生。因此借由上下文和通常解释说明的方式提供了本说明书，而不是对于特定集成电路的具体或受推荐的设计流程。
[0094]现在将提供对EDA软件设计方法(步骤110)的组成步骤的简要描述。
[0095]系统设计(步骤111):设计者描述他们希望实施的功能，他们可以执行假设的计划以提炼功能、检查成本等等。硬件-软件体系结构划分可以在该层级发生。在该步骤处可以使用的来自Synopsys有限公司的示例性EDA软件包括Model Architects Saber > System
studio 和DesignWare ⑧产品。
[0096]逻辑设计和功能验证(步骤114):在该层级，编写用于系统中模块的VHDL或Verilog代码并且对于功能精确度检查设计。更具体地，检查设计以确保其响应于特定输入激励而产生正确的输出。在该步骤可以使用的来自Synopsys有限公司的示例性EDA软件
产品包括 VCS、VERA、DesigtlWare?、Magellan、Formality、ESP 和 LEDA 产品。
[0097]综合和可测试性设计(步骤116):此处，VHDL/Verilog转换成网表。可以对于目标技术优化网表。此外，发生设计和实施测试以允许检查完成的芯片。在该步骤可以使用的来自Synopsys有限公司的示例性EDA软件产品包括Design Compiler?、IC Compiler、
DFT Compiler、Power Compiler、FPGA Compiler、TetraMAX ATPG、以及 DesignWare? 产品。
[0098]网表验证(步骤118):在该步骤，检查网表以用于与时序约束一致并且用于与VHDL/Verilog源代码对应。在该步骤可以使用的来自Synopsys有限公司的示例性EDA软件产品包括 Formality、PrimeTimeJP VCS 产品。
[0099]设计规划(步骤120):此处，对于时序和顶级布线构造并且分析用于芯片的总体平面布图。在该步骤可以使用的来自Synopsys有限公司的示例性EDA软件产品包括Astro和 IC Compiler 产品。
[0100]物理实现(步骤122):在该步骤发生安置(电路元件的定位)和布线(电路元件的连接)。在该步骤可以使用的来自Synopsys有限公司的示例性EDA软件产品包括Astro和 IC Compiler 产品。
[0101]分析和提取(步骤124):在该步骤，在晶体管层级验证电路功能，这接着允许假设分析的提炼。在该步骤可以使用的来自Synopsys有限公司的示例性EDA软件产品包括AstroRai1、PrimeRai1、PrimeTime、以及 Star RC 产品。
[0102]物理验证(步骤126):在该步骤，执行各个检查功能以确保以下正确无误:制造、电气问题、光刻问题和电路。在该步骤可以使用的来自Synopsys有限公司的示例性EDA软件产品包括IC Validator产品。
[0103]分辨率增强(步骤128):该步骤包括版图的几何形状操纵以改进设计的可制造性。在该步骤可以使用的示例性EDA软件产品包括Proteus、ProteusAF、以及PSMGen产品。[0104]掩模数据准备(步骤130):该步骤提供“流片”数据以用于制造用于形成最终完成芯片的光刻所需的掩模。在该步骤可以使用的来自Synopsys有限公司的示例性EDA软件产品包括CATS (R)系列产品。
[0105]图17是可以用于实施包括本技术方面的软件的计算机系统的简化结构图。
[0106]计算机系统210通常包括经由总线子系统212与大量外围装置通信的处理器子系统214。这些外围装置可以包括包含存储器子系统226和文件存储子系统228的存储子系统224，用户接口输入装置222，用户接口输出装置220，以及网络接口子系统216。输入和输出装置允许用户与计算机系统210交互。网络接口子系统216向外界网络提供接口，包括至通信网络218的接口，并且经由通信网络218耦合至在其他计算机系统中的对应接口装置。通信网络218可以包括许多互连的计算机系统和通信链路。这些通信链路可以是有线链路、光学链路、无线链路、或者用于信息的通信的任何其他机制。当在一个实施例中通f目网络218是互联网时，在其他实施例中，通彳目网络218可以是任何合适的计算机网络。
[0107]网络接口的物理硬件部件有时也称作网络接口卡(NIC)，尽管它们无需是卡的形式:例如它们可以是直接安装在主板上的集成电路(IC)和连接器的形式，或者是与计算机系统的其他部件一起制造在单个集成电路芯片上的宏单元的形式。
[0108]用户接口输入装置222可以包括键盘、诸如鼠标的定点设备、轨迹球、触摸垫、或图形输入板、扫描仪、集成在显示器中的触摸屏、诸如语音识别系统的音频输入装置、话筒、和其他类型输入装置。通常，术语“输入装置”的使用意在包括将信息输入至计算机系统210中或者计算机网络218上的任何可能类型的装置和方式。
[0109]用户接口输出装置220可以包括显示子系统、打印机、传真机、或者诸如音频输出装置的任何非可视化显示器。显示子系统可以包括阴极射线管(CRT)、诸如液晶显示器(LCD)的平板装置、投影装置、或者用于形成可视化图像的一些其他机制。用户接口输出装置也可以经由音频输出装置提供非可视化显示。通常，术语“输出装置”的使用意在包括将信息从计算机系统210输出至用户或者其他机器或计算机系统的所有可能的装置和方式。
[0110]存储子系统224存储了提供了本发明某些方面功能的基本编程和数据结构。例如，实施了之前附图中电路仿真器和计算机实施步骤的功能的各个模块可以存储在存储子系统224中。这些软件模块通常由处理器子系统214所执行。存储在存储子系统224中的数据结构也可以包括任何技术文档、宏单元库、布图文件、或者在此所述的其他数据库。注意到的是在一些实施例中，可以在能存取计算机系统210的别处存储这些的一个或多个，例如经由通信网络218。
[0111]存储器子系统226通常包括大量存储器，包括用于在程序执行期间存储指令和数据的主随机存取存储器(RAM) 230，以及其中存储了固定指令的只读存储器(R0M)232。文件存储子系统228提供用于编程和数据文件的持久性存储，并且可以包括硬盘驱动、软盘驱动以及相关的可移除介质，CD ROM驱动、光盘驱动、或可移除的介质磁盘。实施了本发明的某些实施例的功能的数据库和模块可以提供在计算机可读介质上，诸如一个或多个⑶-R0M(或者可以经由通信网络218而通信至计算机系统210)，并且可以由文件存储子系统228所存储。除了其他之外，主机存储器226包含计算机指令，当由处理器子系统214执行时，计算机指令使得计算机系统执行如在此所述的功能。如在此使用的，所述运行在“主机”或“计算机”中或上的过程和软件，响应于在包括用于这些指令和数据的任何其他本地或远程存储的主机存储器子系统226中的计算机指令和数据，执行在处理器子系统214上。
[0112]总线子系统212提供用于使得计算机系统210的各个部件和子系统有意的相互通信的机制。尽管总线子系统212示意性地示出为单个总线，总线子系统的备选实施例可以使用多条总线。
[0113]计算机系统210自身可以是不同类型，包括个人计算机、便携式计算机、工作站、计算机终端、网络计算机、电视机、大型主机、或任何其他数据处理系统或用户装置。由于计算机和网络的不断改变的天性，所示的计算机系统210的描述仅是为了说明本发明的优选实施例的具体示例。计算机系统210的许多其他配置结构可能具有比所述计算机系统更多或更少的部件。
[0114]图17A是存储了执行包括本技术方面的软件的计算机可运行指令的非临时计算机可读介质的简化结构图。示例性的软件包括在此所述的EDA软件，诸如用于浮置或者施加电压至集成电路的阱的EDA程序，和/或在此所述的其他技术。
[0115]各个所述实施例包括采用双桶状技术的η阱和ρ阱。其他实施例包括η型衬底和P阱，以及P型衬底和η阱。其他实施例包括三阱或四阱工艺技术，其包括嵌套在深η阱结构内的多个隔离的P阱区域，和/或嵌套在深P阱结构内的多个隔离的η阱区域。
[0116]尽管通过参照如上所述优选实施例和示例公开了本技术，应该理解的是这些示例意在示意性而并非限定性的。预期的是对于本领域技术人员而言容易做出修改和组合，这些修改和组合将落入本发明的精神以及以下权利要求的范围内。
【权利要求】
1.一种集成电路，包括: 衬底； 在所述衬底中的η阱； 在所述η阱中的器件； 在所述衬底中的P阱； 在所述P阱中的器件； 偏置电路装置，提供在所述η阱中的所述器件和在所述P阱中的所述器件操作所需的所有偏置电压，其中，在所述η阱中的所述器件和所述P阱中的所述器件操作期间:(i)所述偏置电路装置施加偏置电压布置至所述η阱中的所述器件和所述P阱中的所述器件，(?)所述偏置电路装置不施加阱偏置电压至所述η阱，以及(iii)所述偏置电路装置不施加阱偏置电压至所述P阱。
2.根据权利要求1所述的电路，其中，所述偏置电路装置不施加阱偏置电压至所述η阱，使得在所述η阱中的所述器件的操作期间所述η阱浮置，以及所述偏置电路装置不施加阱偏置电压至所述P阱，使得在所述P阱中的所述器件的操作期间所述P阱浮置。
3.根据权利要求1所述的电路，其中，所述偏置电路装置不施加阱偏置电压至所述η阱，使得在所述η阱中的所述器件的操作期间所述η阱浮置，以及所述偏置电路装置不施加阱偏置电压至所述P阱，使得在所述P阱中的所述器件的操作期间所述P阱浮置，以及， 所述电路包括不接收由所述偏置电路装置施加的偏置电压的电连接，所述η阱和所述P阱共用所述电连接，使得所述η阱和所述P阱一起浮置。
4.根据权利要求1所述的电路，其中，所述偏置电路装置不施加阱偏置电压至所述η阱，使得在所述η阱中的所述器件的操作期间所述η阱浮置，以及所述偏置电路装置不施加阱偏置电压至所述P阱，使得在所述P阱中的所述器件的操作期间所述P阱浮置，以及， 所述η阱和所述P阱不共用电连接，使得所述η阱和所述P阱分离地浮置。
5.根据权利要求1所述的电路，其中，所述电路包括由所述η阱和所述P阱共用的电互连，并且所述偏置电路装置不施加阱偏置电压至所述电互连。
6.根据权利要求1所述的电路，其中，所述η阱具有η阱接触，所述P阱具有ρ阱接触，以及所述电路包括电连接至所述η阱接触和所述P阱接触的电互连，使得所述η阱和所述P阱共用所述电互连，并且所述偏置电路装置不施加阱偏置电压至所述电互连。
7.根据权利要求1所述的电路，其中，所述η阱中的所述器件和所述ρ阱中的所述器件具有从所述偏置电路接收所述偏置电压布置的器件接触，以及所述η阱和所述ρ阱不具有阱接触。
8.根据权利要求1所述的电路，其中，所述电路包括在(i)所述偏置电路装置与(ii)所述η阱中的所述器件和所述ρ阱中的所述器件之间的电互连，以及 所述电路在(i)所述偏置电路装置与(ii)所述η阱和所述ρ阱之间不包括电互连。
9.根据权利要求1所述的电路，其中，所述η阱中的所述器件是ρ型晶体管。
10.根据权利要求1所述的电路，其中，所述P阱中的所述器件是η型晶体管。
11.一种集成电路，包括: 衬底； 在所述衬底中的P阱；在所述P阱中的η型晶体管，包括在所述P阱中的η型源极和η型漏极； 电互连，在偏置电路装置与所述P阱、所述η型源极和所述η型漏极中的每一个之间；以及 所述偏置电路装置，其中，在所述η型晶体管的操作期间，所述偏置电路装置施加偏置电压布置至所述电互连，所述偏置电压布置包括: 施加至所述η型源极的源极电压； 施加至所述η型漏极的漏极电压；以及 施加至所述P阱的阱电压，所述阱电压在所述源极电压与所述漏极电压之间的中间。
12.根据权利要求11所述的电路，其中，所述偏置电压布置包括相对于所述η型源极和所述η型漏极中的至少一个施加至所述ρ阱的正向偏置。
13.一种集成电路，包括: 衬底； 在所述衬底中的η阱； 在所述η阱中的ρ型晶体管，包括在所述η阱中的ρ型源极和ρ型漏极； 电互连，在偏置电路装置与所述η阱、所述ρ型源极和所述ρ型漏极中的每一个之间；以及 所述偏置电路装置，其中，在所述P型晶体管的操作期间，所述偏置电路装置施加偏置电压布置至所述电互连，所述偏置电压布置包括: 施加至所述P型源极的源极电压； 施加至所述P型漏极的漏极电压；以及 施加至所述η阱的阱电压，所述阱电压在所述源极电压与漏极电压之间的中间。
14.根据权利要求13所述的电路，其中，所述偏置电压布置包括相对于所述ρ型源极和所述P型漏极中的至少一个施加至所述η阱的正向偏置。
15.—种集成电路,包括: 衬底； 在所述衬底中的η阱； 在所述η阱中的ρ型晶体管，包括在所述η阱中的ρ型源极和ρ型漏极； 在所述衬底中的P阱； 在所述P阱中的η型晶体管，包括在所述P阱中的η型源极和η型漏极； 电互连，在偏置电路装置与所述η阱、所述ρ型源极、所述ρ型漏极、所述P阱、所述η型源极和η型漏极中的每一个之间；以及 所述偏置电路装置，其中，在所述P型晶体管和所述η型晶体管的操作期间，所述偏置电路装置施加偏置电压布置至所述电互连，所述偏置电压布置包括: 施加至所述η型源极的第一源极电压； 施加至所述η型漏极的第一漏极电压； 施加至所述P阱的第一阱电压，所述第一阱电压在所述第一源极电压与所述第一漏极电压之间的中间； 施加至所述P型源极的第二源极电压； 施加至所述P型漏极的第二漏极电压；以及施加至所述η阱的第二阱电压，所述第二阱电压在所述第二源极电压与所述第二漏极电压之间的中间。
16.根据权利要求15所述的电路，其中，所述偏置电压布置包括相对于所述η型源极和所述η型漏极中的至少一个施加至所述ρ阱的正向偏置。
17.根据权利要求15所述的电路，其中，所述偏置电压布置包括相对于所述P型源极和所述P型漏极中的至少一个施加至所述η阱的正向偏置。
18.根据权利要求15所述的电路，其中，施加至所述ρ阱的所述第一阱电压与施加至所述η阱的所述第二阱电压相等。
19.根据权利要求15所述的电路，其中，施加至所述ρ阱的所述第一阱电压与施加至所述η阱的所述 第二阱电压不同。
【文档编号】H01L29/78GK103959458SQ201280058545
【公开日】2014年7月30日 申请日期:2012年10月30日 优先权日:2011年11月4日
【发明者】V·莫洛兹, J·卡瓦, J·D·斯普罗克, R·B·莱弗茨 申请人:美商新思科技有限公司