专利名称：包括隔离材料层的集成电路的制作方法
包括隔离材料层的集成电路
背景技术：
一类存储器是电阻式存储器。电阻式存^f诸器利用存储元件的阻 值来存储一个或多个比特的数据。例如，故编程为具有大阻值的存 储元件可表示逻辑"1"数据比特值，而被编程为具有小阻值的存 储元件可表示逻辑"0"数据比特值。典型地，通过将电压脉沖或 电流脉冲施加于存储元件来电切换存储元件的阻<直。
一类电阻式存储器是相变存储器。相变存储器在电阻式存储元 件中使用相变材料。相变材料呈现至少两种不同的状态。相变材料 的状态可被称为非晶态和晶态，其中，非晶态涉及更无序的原子结 构，而晶态涉及更有序的晶格。非晶态通常呈现比晶态更高的电阻
率。并且，某些相变材料呈现多晶态，例如，面心立方晶格(FCC) 状态以及六方密堆积(HCP)状态，其具有不同的电阻率且可用于 存储数据比特。在以下描述中，非晶态通常指具有较高电阻率的状 态，而晶态通常指具有4交^f氐电阻率的状态。
可以可逆地引起相变材料中的相变。以这种方式，响应于温度 变化，存储器可乂人非晶态变为晶态以及从晶态变为非晶态。可以通 过驱动电流流过相变材料自身或通过驱动电流流过相变材并+附近 的电阻式加热器来实现相变材料的温度变化。利用这些方法，相变 材详牛的可控加热导致相变材^l"内的可控相变。
可对包括具有由相变材料制成的多个存储单元的存储阵列的 相变存储器进行编程，以利用相变材料的存储状态来存储数据。一种在这种相变存储装置中读取和写入数据的方式是控制^皮施加到 相变材坤+的电流和/或电压3永冲。电流和/或电压的等级通常只于应于 每个存储单元中的相变材料内所感应的温度。为了最小化用于编程 每个存储单元的功率总量，应当最小化相变材料与存储单元的至少 一个电才及之间的界面区i或。
为了获得较高密度的相变存储器，相变存储单元可以储存多个
现相变存储单元中的多比特存储，其中，多比特或多级相变存储单 元可以被写成两种以上的状态。如果将相变存〗诸单元编程为三个不
同电阻级别中的一个，则每个单元可以存储1.5比特的数据。如果 将相变存储单元编程为四个不同电阻级别中的一个，则每个单元可 以存储两比特的数据，等等。为了将相变存^f诸单元编程为中间电阻 值，通过适当的写入策略来控制与非晶态材料并存的晶态材料的 量，由此控制单元电阻。
鉴于这些和其他原因，存在对本发明的需求。
发明内容
一个实施例提供了一种集成电路。该集成电路包括第一电极以 及与第一电极的第一部分相接触的介电材并牛层。集成电路包括与介 电材料层的顶部和侧壁部以及第 一 电极的第二部分相接触的间隔 (spacer)材料层。第二部分在第一部分内。集成电路包4舌与隔离 材料层以及第 一 电极的第三部分相接触的阻变材料。第三部分在第 二部分内。集成电^各包括与阻变材料相4妄触的第二电极。
包括用以^是供本发明的进一步理解的附图，以及结合该附图并 构成该说明书的一部分。附图示出了本发明的实施例，并且与描述 一起用于解释本发明的原理。本发明的其它实施例以及本发明的一 些预期优点将会一皮更好地领会，这是由于通过参照以下详细描述4吏 其更易于理解。附图的元件;波此不必成比例。相同的参考标号表示 相应的相似部件。
图1是示出了系统的一个实施例的框图。
图2是示出了存储装置的一个实施例的框图。
图3A示出了相变存储单元的一个实施例的截面图。
图3B示出了相变存储单元的另一实施例的截面图。
图4示出了预处理晶片的一个实施例的截面图。
图5示出了预处理晶片、第一介电材料层、第二介电材料层、 和第三介电材并+层的 一 个实施例的截面图。
图6示出了在蚀刻第三介电材料层和第二介电材料层之后的预 处理晶片、第一介电材料层、第二介电材料层、和第三介电材料层 的一个实施例的截面图。
图7示出了在蚀刻第二介电材料层之后的预处理晶片、第一介 电材料层、第二介电材料层、和第三介电材料层的一个实施例的截 面图。图8示出了预处理晶片、第一介电材料层、第二介电材料层、 第三介电材料层、和形成在多晶硅层中的4建孔(keyhole)的一个实 施例的截面图。
图9示出了在蚀刻多晶硅层和第一介电材料层之后的预处理晶 片、第一介电材料层、第二介电材料层、和多晶硅层的一个实施例 的截面图。
图10示出了在去除多晶硅层和第二介电材料层之后的预处理 晶片和第一介电材并十层的一个实施例的截面图。
图11示出了预处理晶片、第一介电材料层、和隔离材料层的 一个实施例的截面图。
图12示出了在蚀刻隔离材料层之后的预处理晶片、第一介电 材料层、和隔离材料层的一个实施例的截面图。
图13示出了预处理晶片、第一介电材料层、间隔层材料层、 和相变材料层的 一个实施例的截面图。
具体实施例方式
在以下的详细描述中，参考构成本文一部分的附图，其中，通 过说明可以实现本发明的特定实施例示出了附图。对此，参考所描 述的附图的方向4吏用方向术语(例如，"顶部"、"底部"、"前面，'、 "后面"、"前端"、"尾端，，等)。由于本发明实施例中的元4牛可以 被放置于许多不同的方位，因此，方向术语是用来说明而不是用来 限制的。应当理解，在不背离本发明范围的情况下，可利用其他实 施例，并且可以进4亍结构或逻辑上的改变。因此，以下详细的描述不应当被认为是出于限制的目的，本发明的范围由所附权利要求限 定。
图1是示出了系统90的一个实施例的框图。系统90包括主机 92以及存^f诸装置100。主4几92通过通信链3各94通4言地连4妄到存々者 装置100。主机92包括计算机(例如，台式机、笔记本电脑、手持 型电脑)、便携式电子装置(例如，蜂窝式电话、个人数字助理 (PDA)、 MP3播放器、视频播放器)、或者使用存储器的任何其他 适当装置。存储装置100为主机92提供存储器。在一个实施例中， 存储装置100包括相变存储装置。
图2是示出了存^f诸装置100的一个实施例的框图。存储装置100 包才舌写人电3各102、分酉己电3各104、存4诸单元106a、 106b、 106c、 和106d、控制器118、以及读出电路108。存4诸单元106a-106d中 的每一个都是基于存储单元中相变材料的非晶态和晶态来存储数 据的相变存储单元。此外，通过将相变材料编程为具有中间阻值， 可将存4诸单元106a-106d中的每一个编禾呈为两种或多种状态中的一 种。为了将存储单元106a-106d之一编程为中间电阻值，使用适当 的写入策略来控制与非晶态材料共存的晶态材料的数量，由此控制 单元的电阻。
存储单元106a-106d中的每一个都是孔(pore )存储单元装置。 在介电材料中形成孔。用阻变材料或相变材料来填充孔，该材料与 第 一 电极以及第二电极相接触。孔的横截面限定了通过每个存储单 元的用于复位每个存储单元的电流。通过以下步骤来形成该孔首 先利用4建孔(keyhole)工艺在介电材4+层中限定初始开口 ，然后利 用间隔(spacer)工艺来减小初始开口的4黄截面。
ii如这里所^f吏用的，术i吾"电连4妄，，(electrically coupled,电井禺合) 不意p未着元件必须直4妄地连接在一起，而是在"电连4妄"的元件之 间可以i殳置插入元4牛。
写入电路102通过信号通道110电连接到分配电^各104。分配 电3各104通过信号通道112a-112d电连4妄到存储单元106a-106d中 的每一个。分配电路104通过信号通道112a电连4妄到存储单元 106a。分配电路104通过信号通道112b电连接到存々者单元106b。 分配电路104通过信号通道112c电连接到存储单元106c。分配电 3各104通过信号通道112d电连接到存储单元106d。分配电3各104 通过信号通道114电连接到读出电路108。读出电路108通过信号 通道116电连接到控制器118。控制器118通过信号通道120电连 接到写入电路102并通过信号通道122电连接到分配电路104。
存储单元106a-106d中的每一个均包括可以在温度变化的影响 下从非晶态变为晶态或从晶态变为非晶态的相变材料。从而，在存 储单元106a-106d的每一个中与非晶态相变材料共存的晶态相变材 料的量定义了用于将数据存储在存储装置100中的两种或多种状 态。
在非晶态下，相变材料呈现出远大于在晶态下的电阻率。因此， 存储单元106a-106d的两种或多种状态在其电阻率方面不同。在一 个实施例中，两种或多种状态包括两种状态，并使用二进制系统， 其中，两种状态被分配给比特值"0"和"1"。在另一实施例中， 两种或多种状态包括三种状态，并使用三进制系统，其中，三种状 态-f皮分配》会比特值"0"、 "1"、和"2"。在另一实施例中，两种或 多种状态包括四种状态，其被分配给多比特值，例如，"00"、 "01"、 "10"、和"11"。在其4也实施例中，两种或多种状态可以是存^f诸单 元的相变材料中任何适当数量的状态。控制器118控制写入电路102、读出电路108、以及分配电路 104的，喿作。控制器118包括:;微处理器、；敞控制器或用于控制写入 电3各102、读出电^各108、以及分配电3各104的4喿作的其他适当逻 辑电路。控制器118控制用于设置存储单元106a-106d的电阻状态 的写入电路102。控制器118控制用于读取存4诸单元106a-106d的 电阻状态的读出电路108。控制器118控制用于为读取或写入访问 选才奪存^f诸单元106a-106d的分配电^各104。在一个实施例中，控制 器118被嵌入到与存储单元106a-106d相同的芯片上。在另一实施 例中，控制器118位于独立于存4渚单元106a-106d的芯片上。
在一个实施例中，写入电路102通过信号通道110将电压脉冲 提供给分配电路104,并且分配电路104通过信号通道112a-112d 可控地将电压脉冲送往存储单元106a-106d。在另一实施例中，写 入电路102通过信号通道110将电流脉沖^是供给分配电路104，并 且分配电路104通过信号通道112a-112d将电流脉冲可控地引导到 存储单元106a-106d。在一个实施例中，分配电路104包括用于将 电压脉沖或电流脉冲可控地引导到存储单元106a-106d中的每一个 的多个晶体管。
读出电路108通过信号通道114读取存4诸单元106a-106d的两 种或多种状态中的每一种。分配电路104通过信号通道112a-112d 可控地引导在读出电路108和存储单元106a-106d之间的读取信号。 在一个实施例中，分配电路104包括可控地在读出电路108和存储 单元106a-106d之间指引读取信号的多个晶体管。
在一个实施例中，为了读取存储单元106a-106d之一的电阻， 读出电^各108提供流过存4诸单元106a-106d之一的电流，并且读出 电路108读取在存储单元106a-106d之一两端的电压。在另一实施 例中，读出电路108提供在存储单元106a-106d之一个两端的电压， 并且读取流过存^f诸单元106a-106d之一的电流。在另 一 实施例中，写入电^各102才是供在存j诸单元106a-106d之一两端的电压，并且读 出电3各108读取流过存4诸单元106a-106d之一的电流。在另 一实施 例中，写入电3各102才是供通过存々者单元106a-106d之一的电流，并 且读出电^各108读取在存4渚单元106a-106d之一两端的电压。
为对存4诸装置100中的存^f诸单元106a-106d编程，写入电^各102 产生用于加热目标存储单元中的相变材料的电流或电压脉沖。在一 个实施例中，写入电路102产生适当的电流或电压脉冲，并将其注 入到分配电^各104，并分配给适当的目标存储单元106a-106d。才艮据
存<诸单元是正#1置位还是正^皮复位，来控制电流或电压脉冲的幅度 和持续时间。通常，存储单元的"置位"^操作是将目标存储单元的 相变材料加热至高于其结晶温度(但一般低于其熔化温度)足够长 时间直至实现晶态或者部分晶态和部分非晶态。通常，存^f诸单元的
"复位"操作将目标存储单元的相变材料加热至高于其熔化温度， 然后迅速淬火冷却材料，从而实现非晶态或者部分非晶态和部分晶 态。
图3A示出了相变存储单元200a的一个实施例的截面图。相变 存储单元200a包括第 一电极202、介电材料层204、隔离材料层206、 相变材料层208、以及第二电极210。第一电极202与介电材料层 204、隔离材料层206、以及相变材料层208相接触。相变材料层 208与隔离材料层206和第二电极210相接触。介电材料层204和 隔离材津+层206形成了相变材^H冗积于其中的孔209。在一个实施 例中，孑L 209具有亚石印(sublithographic )才黄截面，从而在第 一电 极202与相变材料层208之间的界面具有亚石印横截面。
读取和写入信号经由第 一 电极202和第二电极210被提供给相 变材料层208。在写入操作期间，穿过相变材料208的电流通道从 第一电极202和第二电极210中的一个通过孔209到达第一电才及202 禾口第二电才及210中的另一个。才目变^4者单力200a在孑L 209内的冲目变材料中提供用于存储一个或多个比特数据的存储位置。在一个实
施例中，相变存储单元106a-106d中的每一个均与相变存储单元 200a类似。
第 一电4及202和第二电才及210可以包含4壬何适当的电才及才才泮+, 例^口， TiN、 TaN、 W、 Al、 Ti、 Ta、 TiSiN、 TaSiN、 TiAlN、 TaAlN、 C、或Cu。介电材料层204可以包括诸如SiN的任何适当介电材泮+。 隔离材料层206可以包括诸如Si02或低k材料的任何适当介电材 料。隔离材料层206提供了相变存储单元200a的临界尺寸(CD ) 的进一步减小，并且改进了相变材泮牛层208的有源区(即，孑L209 内)的热绝缘。减小的CD以及改进的热绝缘降低了用于将存储单 元200a /人晶态4争4灸到非晶态的复4立电流。
才艮据本发明，相变材料208可以由多种材料制成。通常，包含 来自周期表第VI族的 一 种或多种元素的石克族化物合金 (chalcogenide alloy)可用作这种材料。在一个实施例中，相变存 储单元200a的相变材料208是由硫族化物复合材料(例如，GeSbTe、 SbTe、 GeTe或AglnSbTe)制成。在另一实施例中，相变材泮牛208 是硫族化物自由基(chalcogenfree)，例如，GeSb、 GaSb、 InSb或 GeGalnSb。在其他实施例中，相变材料208由包括Ge、 Sb、 Te、 Ga、 As、 In、 Se和S中的一种或多种的任意适当材料制成。
图3B示出了相变存储单元200b的另一实施例的截面图。除了 在相变存々者单元200b中，隔离材并+层206未覆盖介电材料层204 的顶部之外，相变存储单元200b与之前描述的并参考图3A所示的 相变存4诸单元200a相类似。在此实施例中，隔离材津+层206覆盖 介电材料层204的侧壁。在一个实施例中，相变存储单元106a-106d 中的每一个都与相变存^f诸单元200b类似。接下来的图4至图13示出了用于制造之前描述的并参考图3A 和图3B示出的相变存储单元200a和200b的工艺的一个实施例。
图4示出了预处理晶片212的一个实施例的截面图。预处理晶 片212包括介电材料214、第一电极202、以及下晶片层(未示 出)。介电材料214包括SiCb、 SiOx、 SiN、氟化石英玻璃(FSG)、 硼磷硅酸盐玻璃(BPSG)、硼硅(酸)玻璃(BSG)、或者其他合 适的介电材料。第一电才及202包4舌TiN、 TaN、 W、 Al、 Ti、 Ta、 TiSiN、 TaSiN、 TiAlN、 TaAlN、 C、 Cu或其他合适的电极材料。介电材泮牛 214横向围绕第一电极202，以使第一电极202与相邻装置部件相 隔离。
图5示出了预处理晶片212、第一介电材料层204a、第二介电 材料层216a、以及第三介电材料层218a的一个实施例的截面图。 诸如SiN或其他适合介电材料的介电材料4皮沉积到预处理晶片212 上，以4是供第一介电材料层204a。 4吏用化学汽相沉积(CVD)、原 子层沉积(ALD)、有才几金属化学汽相沉积(MOCVD)、等离子汽 相沉积(PVD)、喷印汽相沉积(JVP)、或其他合适的沉积」技术来 沉积第 一介电材冲牛层204a。
第二介电材料不同于第一介电材料层204a的介电材料，将诸 如Si02或其他合适的材料沉积到第一介电材料层204a上，以提供 第二介电材并牛层216a。第二介电材一+层216a比第一介电材冲牛层 204a厚。在一个实施例中，第二介电材料层216a比第一介电材料 层204a厚至少四倍。使用CVD、 ALD、 MOCVD、 PVD、 JVD、 或其他合适的沉积技术来沉积介电材料层216a。
类似于介电材料层204a的介电材料的第三介电材料(例如， SiN或其他合适的材料)被沉积到第二介电材料层216a上，以提供 第三介电材料层218a。第三介电材料层218a比第二介电材^+层216a薄。在一个实施例中，第三介电材料层218a基本上具有与第 一介电才才泮牛层204a才目同的厚度。4吏用CVD、 ALD、 MOCVD、 PVD、 JVD、或其他合适的沉积技术来沉积第三介电材料层218a。
图6示出了在蚀刻第三介电材料层218a和第二介电材^f层 216a之后的预处理晶片212、第一介电材料层204a、第二介电才才泮牛 层216b、以及第三介电材料层218b的一个实施例的截面图。蚀刻 第三介电材料层218a和第二介电材并+层216a,以^是供露出第一介 电材并+层204a的开口 220，并提供第二介电材津牛层216b和第三介 电材料层218b。在一个实施例中，开口 220基本上位于第一电^L 202上的中心处。
图7示出了在蚀刻第二介电材料层216b之后的预处理晶片 212、第一介电材料层204a、第二介电材料层216c、以及第三介电 材料层218b的一个实施例的截面图。利用选择性湿蚀刻或其他合 适的蚀刻来选择性地凹进蚀刻第二介电材料层216b，以产生如222 处所示的第三介电材料层218b的突出部(overhang )。
图8示出了预处理晶片212、第一介电材泮+层204a、第二介电 材料层216c、第三介电材料层218b、以及在多晶硅层224a中形成 的键孔226的一个实施例的截面图。将多晶硅或其他合适的材料共 形沉积到第三介电材并牛层218b、第二介电材并牛层216c、以及第一 介电材料层204a的露出部分之上。由于突出部222，多晶硅的共形 沉积将其自身夹断，以形成孔隙或键孔226。 一建孔226基本上位于 第一电极202之上的中心处。使用CVD、 ALD、 MOCVD、 PVD、 JVD、或其他合适的沉积」技术来沉积多晶硅层224a。
图9示出了在蚀刻多晶硅层224a和第一介电材料层204a之后 的预处理晶片212、第一介电材冲牛层204、第二介电材料层216c、 以及多晶石圭层224b的一个实施例的截面图。去移第三介电材诗牛层
17218b。々虫亥'J多曰曰曰石圭层224a， k乂露出4建孑L226。 4妄下来，正:i口开口 228 所示，将键孔226转移到第一介电材料层204a中，来提供多晶硅 层224b和第一介电材泮牛层204。在一个实施例中，开口或孑L 228 具有亚石印片黄截面，从而第一电才及202的露出部分具有亚石印4黄截面。
图10示出了在去除多晶硅层224b和第二介电材料层216c之 后的预处理晶片212和第一介电材津+层204的一个实施例的截面 图。蚀刻第二介电材冲牛层216c和多晶石圭层224b，以露出第一介电 材料层204。
图ll示出了预处理晶片212、第一介电材料层204、以及隔离 材料层206a的一个实施例的截面图。诸如Si02、低k材料或其他 合适的隔离材^("的隔离材料:帔共形沉积到介电材料层204a和第一 电极202的露出部分上，以提供隔离材料层206a。使用CVD、ALD、 MOCVD、 PVD、 JVD、或其他合适的沉积4支术来沉积隔离材^l"层 206a。
图12示出了在蚀刻隔离材术牛层206a之后的预处理晶片212、 第 一介电材料层204、以及隔离材料层206的 一个实施例的截面图。 间隔蚀刻(spacer etch)隔离材料层206a，以露出第一电极202的 一部分，并^是供隔离材坤+层206。在一个实施例中，在蚀刻之后， 隔离材料保留在第一介电材料层204的顶部和侧壁上。在另一实施 例中，在蚀刻之后，隔离材料保留在如前描述并参考图3B所示的 第一介电材料层204的侧壁上而不在该介电材冲+层204的顶部上。
图13示出了预处理晶片212、第一介电材料层204、隔离材料 层206、以及相变材料层208的一个实施例的截面图。将诸如石克族 化物复合材料或其他合适的相变材料的相变材料沉积到隔离材料 层206的第一电才及202的露出部分之上，以提供相变材泮+层208。使用CVD、 ALD、 MOCVD、 PVD、 JVD、或其他合适的沉积才支术 来沉积相变材料层208。
将电极材料(例如，TiN、 TaN、 W、 Al、 Ti、 Ta、 TiSiN、 TaSiN、 TiAlN、 TaAlN、 C、 Cu、或者其他合适的电极材料)沉积到相变材 料层208之上，以提供如前所述并参考图3A示出的第二电才及210 以及相变存储单元200a。使用CVD、 ALD、 MOCVD、 PVD、 JVD、 或其他合适的沉积技术来沉积电极材料。在另一实施例中，在隔离 材料层206保留在第一介电材料层204的侧壁上，而不在介电材珅牛 层204的顶部上的情况下，制造如前所述并参考图3B示出的相变 存储单元200b。
本发明的实施例提供了相变存储单元，其具有将相变材并+沉积 于其中的孔。利用键孔工艺来限定该孔，然后通过间隔工艺进一步 减小该孔。隔离材料进一步减小存储单元的临界尺寸，并且改进存 储单元有源区的热绝缘。减小的临界尺寸和改进的热绝缘减小了用
于将相变材料从晶态转换到非晶态的电流。
尽管在此已经示出且描述了具体的实施例，本领域普通4支术人 员将意识到，在不背离本发明范围的情况下，大量的替换和/或等同 的实施方式可以替换所示出和描述的具体实施例。本申请旨在覆盖 在此论述的具体实施例的任何修改或变化。因此，本发明仅由^f又利 要求和其等同所限制。
权利要求
1. 一种集成电路，包括第一电极；介电材料层，与所述第一电极的第一部分相接触；隔离材料层，与所述介电材料层的顶部和侧壁部以及所述第一电极的第二部分相接触，所述第二部分在所述第一部分中；阻变材料，与所述隔离材料层以及所述第一电极的第三部分相接触，所述第三部分在所述第二部分中；以及第二电极，与所述阻变材料相接触。
2. 才艮据权利要求1所述的集成电路，其中，所述第一电4及的所述 第三部分具有亚石印4黄截面。
3. 根据权利要求1所述的集成电路，其中，所述介电材料层包含 SiN。
4. 根据权利要求1所述的集成电路，其中，所述隔离材料层包含 Si02以及低k材料中的一种。
5. 根据权利要求1所述的集成电路，其中，所述阻变材并+包括 Ge、 Sb、 Te、 Ga、 As、 In、 Se、以及S中的至少一种。
6. —种系统，包括主机；以及存储装置，通信连接到所述主机，所述存储装置包括相变存4诸单元，包含沉积到《L中的相变材并牛，所述 相变材料与第一电极和第二电才及相4妄触，所述孔由介电材料层中的开口限定；以及减小所述开口的横截面的隔 离材料层，所述隔离材料层与所述介电材料层的顶部和 侧壁部相接触。
7. 根据权利要求6所述的系统，其中，所述存储装置进一步包括写入电路，用于将数据写入到所述存储单元；以及 读出电路，用于从所述存储单元中读取数据。
8. 根据权利要求7所述的系统，其中，所述存储装置进一步包括控制器，被配置为控制所述写入电路和所述读出电路。
9. 根据权利要求6所述的系统，其中，所述存储装置进一步包括分配电路，被配置为访问所述相变存储单元。
10. —种存4诸单元，包括第一电才及； 第二电才及；在所述第一电极和所述第二电才及之间的相变材料； 用于形成所述相变材;阡的有源区的装置；以及 用于减小所述有源区的横截面的装置。
11. 根据权利要求IO所述的存储单元，其中，所述相变材泮+包含 Ge、 Sb、 Te、 Ga、 As、 In、 Se、以及S中的至少一种。
12. 才艮据权利要求10所述的存^f诸单元，其中，所述第一电才及包含 TiN、 TaN、 W、 Al、 Ti、 Ta、 TiSiN、 TaSiN、 TiAlN、 TaAlN、 C、以及Cu中的一种。
13. —种用于制造集成电^各的方法，所述方法包^^:提供包括第一电极的预处理晶片；将介电材料层沉积到所述预处理晶片之上；在所述介电材料层中々虫刻开口 ，以露出所述第一电才及的 第一部分；将隔离材料层共形地沉积到所述介电材料层和所述第一 电极的露出部分之上；隔离蚀刻所述隔离材冲+层，以露出所述第一电才及的第二 部分，而保留所述介电材料层之上的隔离材料；将相变材料层沉积到所述隔离材并牛层和所述第 一 电才及的 所述第二部分之上；以及制造与所述相变材料层相接触的第二电极。
14. 根据权利要求13所述的方法，其中，在所述介电材并牛层中蚀 刻所述开口包4舌通过4吏用4建孔工艺形成用于蚀刻所述开口的 掩模，以在所述介电材料层中蚀刻所述开口。
15. 根据权利要求13所述的方法，其中，间隔蚀刻所述隔离材料 层包括间隔蚀刻所述隔离材料层，以露出具有亚石印横截面的 所述第一电才及的第二部分。
16. 根据权利要求13所述的方法，其中，沉积所述介电材泮+层包 <括沉积SiN。
17. 根据权利要求13所述的方法，其中，沉积所述隔离材并牛层包 括沉积Si02以及低k材料中的一种。
18. 根据权利要求13所述的方法，其中，沉积所述相变材泮牛层包 括沉积Ge、 Sb、 Te、 Ga、 As、 In、 Se、以及S中的至少一种。
19. 一种用于制造存4诸单元的方法，所述方法包括提供包括第一电极的预处理晶片；将第 一介电材料层沉积到所述预处理晶片之上；将第二介电材料层沉积到所述第 一介电材料层之上；将第三介电材料层沉积到所述第二介电材料层之上；蚀刻所述第二介电材料层和所述第三介电材料层，以提 供开口并露出所述第一介电材料层的一部分；凹进蚀刻经蚀刻的第二介电材^牛层，以提供经蚀刻的第 三介电材料层的突出部；将多晶石圭层共形地沉积到所述第一介电材料层、经凹进 蚀刻的第二介电材料层、以及经蚀刻的第三介电材料层的露出 部分之上，以形成4建孑L;通过蚀刻所述第 一 介电材料层将所述键孔转移至所述第 一介电材料层，以露出所述第一电才及的一部分；去除所述第二介电材料层、所述第三介电材料层、以及 所述多晶硅层；将隔离材料层共形地沉积到所述介电材料层和所述第一 电极的露出部分之上；间隔蚀刻所述隔离材津牛层，以露出所述第一电才及的第二 部分；将相变材并牛层沉积到所述隔离材并牛层和所述第 一 电才及的所述第二部分之上；以及制造与所述相变材料层相接触的第二电极。
20. 根据权利要求19所述的方法，其中，间隔蚀刻所述隔离材料 层包括间隔蚀刻所述隔离材料层，以露出所述第一 电极的所述 第二部分，而保留在所述介电材料层之上的隔离材料。
21. 根据权利要求19所述的方法，其中，间隔蚀刻所述隔离材料 层包括间隔蚀刻所述间隔材并牛层，以露出具有亚石印4黄截面的 所述第一电4及的第二部分。
22. 根据权利要求19所述的方法，其中，沉积所述介电材并+层包 括沉积SiN。
23. 根据权利要求19所述的方法，其中，沉积所述隔离材冲牛层包 括沉积Si02以及低k材料中的一种。
24. 根据权利要求19所述的方法，其中，沉积所述相变材料层包 括沉积Ge、 Sb、 Te、 Ga、 As、 In、 Se、以及S中的至少一种。
全文摘要
一种集成电路包括第一电极以及与第一电极的第一部分相接触的介电材料层。该集成电路包括与介电材料层的侧壁部以及第一电极的第二部分相接触的隔离材料层。第二部分在第一部分中。该集成电路包括与隔离材料层以及第一电极的第三部分相接触的阻变材料。第三部分在第二部分中。该集成电路包括与阻变材料相接触的第二电极。
文档编号G11C16/02GK101295729SQ200810094078
公开日2008年10月29日 申请日期2008年4月25日 优先权日2007年4月26日
发明者托马斯·哈普, 扬·鲍里斯·菲利普 申请人:奇梦达股份公司