可堆叠的集成电路及其封装方法
【技术领域】
[0001]本发明涉及一种集成电路技术，特别是涉及一种可堆叠的集成电路及其封装方法。
【背景技术】
[0002]集成电路(IntegratedCircuit)是一种具有所需电路功能的微型电子元件。小型化、智能化、低功耗以及高可靠性是集成电路发展过程中一个备受关注的焦点。
[0003]为了克服传统的集成电路占用PCB(Printed Circuit Board，印刷电路板)的面积较大的问题，叠层封装技术(如SDP、SP以及MPM等)应运而生。叠层封装技术实际上是一种三维封装技术，即通过将多个芯片在垂直方向上累叠起来，并采用传统的引线封装结构实现封装。
[0004]发明人在实现本发明过程中发现，现有的叠层封装技术虽然可以有效减小集成电路对PCB面积的占用，然而，封装后的集成电路与传统的集成电路一样仍然具有系统弹性差的特点，如集成电路中的多个芯片的组合方式以及封装体外侧的引脚位置等均不可能发生变化，这使得集成电路的可复用性较差。
【发明内容】
[0005]本发明的主要目的在于之一，提供一种可堆叠的集成电路及其封装方法，所要解决的技术问题是，减小集成电路所占用的PCB的平面面积，并对集成电路的系统弹性进行改塞口 ο
[0006]本发明的目的以及解决其技术问题可以采用以下的技术方案来实现。
[0007]依据本发明的一个方面，提出一种可堆叠的集成电路，所述集成电路包括:芯片，位于集成电路的封装体内部，且具有多个输入/输出端；多个信号传输开关，位于集成电路的封装体内部;多条连线，位于集成电路的封装体内部，且每一条连线均与至少一个信号传输开关连接，所述多条连线与多个信号传输开关形成具有一层或者多层连接平面的连接网络;多个插脚，在集成电路封装体的底面形成插脚阵列，每一个插脚均通过所述连接网络与芯片的一个输入/输出端连接，且每一个插脚的上端均嵌入在封装体中，每一个插脚的下端均突出于封装体的底面;多个插孔，在集成电路封装体的顶面形成插孔阵列，且每一个插孔均通过所述连接网络与芯片的一个输入/输出端连接;一个所述集成电路通过其插脚阵列与另一个所述集成电路的插孔阵列的插接而与所述另一个集成电路堆叠连接。
[0008]依据本发明的一个方面，提出一种可堆叠的集成电路的封装方法，所述封装方法包括:设置具有多个输入/输出端的芯片;针对芯片的各输入/输出端布设由多条连线与多个信号传输开关形成的具有一层或者多层连接平面的连接网络;设置形成插脚阵列的多个插脚，且每一个插脚均通过所述连接网络与芯片的一个输入/输出端连接;对所述芯片、连接网络以及插脚阵列进行封装，并在封装体的顶面形成多个插孔，每一个插孔均通过所述连接网络与芯片的一个输入/输出端连接，且每一个插脚的下端均突出于集成电路的封装体的底面;所述封装后的集成电路通过其插脚阵列与另一个所述集成电路的插孔阵列的插接而与所述另一个集成电路堆叠连接。
[0009]借由上述技术方案，本发明的可堆叠的集成电路及其封装方法至少具有下列优点及有益效果:本发明通过利用多条连线以及多个信号传输开关形成具有一层或者多层连接平面的连接网络，使芯片的输入/输出端可以通过连接网络与插脚阵列以及插孔阵列分别连接，这样，本发明可以通过将一个集成电路的插脚阵列插入另一个集成电路的插孔阵列的方式将多个集成电路在垂直/竖直方向上堆叠拼插在一起;从而本发明提供的技术方案可以避免集成电路占用PCB平面面积过大的现象，且相互堆叠的集成电路由于具有模块化特征，因此，相互堆叠的多个集成电路可以进行部分集成电路的更换，使系统弹性得到了改善;最终本发明在有效减小了集成电路对PCB面积的占用的同时，提高了集成电路的可复用性，并有利于集成电路的模块化发展。
[0010]综上所述，本发明在技术上具有显著的进步，并具有明显的积极的技术效果，诚为一新颖、进步、实用的新设计。
[0011]上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
【附图说明】
[0012]图1为本发明的可堆叠的集成电路的俯视图；
[0013]图2为本发明的可堆叠的集成电路的仰视图；
[0014]图3为对本发明的从可堆叠的集成电路的侧面透视而展示出的芯片的输入/输出端与插脚和插孔的连接示意图；
[0015]图4为本发明的可堆叠的接触电路的堆叠示意图；
[0016]图5为本发明的CMOS TG示意图；
[0017]图6为本发明的CMOSTG的应用示意图；
[0018]图7为本发明的芯片、连线网络与多个CMOSTG布设的一个具体例子的示意图。
【具体实施方式】
[0019]为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的可堆叠的集成电路及其封装方法的【具体实施方式】、结构、特征及其功效，详细说明如后。
[0020]实施例一、可堆叠的集成电路。
[0021]本实施例的可堆叠的集成电路如图1-7所示。
[0022]在图1-7中，该可堆叠的集成电路主要包括:芯片、多条连线、多个信号传输开关、多个插脚以及多个插孔;其中的芯片、多条连线以及多个信号传输开关均被封装于集成电路的封装体内部，且封装于集成电路的封装体内部的元器件主要是通过插脚以及插孔与其他元器件(如其他集成电路或者集成电路的底座等)相连接的，从而使集成电路和与其相独立设置的元器件相互协作完成相应的功能。
[0023]本实施例中的设置于集成电路的封装体内部的芯片的数量通常为一个，然而，本实施例并不排除设置于封装体内部的芯片的数量为多个的可能性。设置于封装体内部的芯片通常具有多个输入/输出端，且在通常情况下，芯片的每一个输入/输出端通常都会有与其直接连接的连线。
[0024]本实施例中的设置于集成电路的封装体内部的多条连线以及多个信号传输开关可以形成具有一层连接平面的连接网络，也可以形成具有多层连接平面的连接网络(即多层次的立体结构的连接网络)。
[0025]在通常情况下，本实施例中的具有多层连接平面的连接网络为具有奇数层(如三层或者五层等)连接平面的连接网络;且中间层连接平面中的各连线通常与芯片的输入/输出端直接，而非中间层连接平面中的各条连线通常可以通过相应的信号传输开关与中间层连接平面中的连线连接;也就是说，本实施例从芯片的输入/输出端直接引出的连线位于中间层，且芯片上面布设的连接平面的层数与芯片下面布设的连接平面的层数相同，再有本实施例中的每一个信号传输开关均与连线连接，且每一个信号传输开关均可以通过一条或者多条连线与芯片的一个输入/输出端连接，另外，在连接网络具有多层连接平面的情况下，每一层连接平面通常均由多条连线形成，且多条连线之间可以不相交，而位于两层连接平面之间的信号传输开关可以将其上下两层连接平面中的连线相互连接起来。
[0026]本实施例中的信号传输开关可以具体包括:CMOS TG(Complementary MetalOxide Semiconductor Transmiss1n Gate，互补式金属氧化物半导体传输门，如图5所示)<XM0S TG的两个受控连通端(如图6中的X和Y)可以分别与不同的连线连接，且CMOS TG的控制端(如图6中的C)可以控制CMOS TG的两个受控连通端的连通状态(如与连线处于连通状态或者与连线处于未连通状态)。本实施例利用多条连线以及多个CMOS TG所组成的连接网络的一个具体例子如图7所示，且图7中仅示意性的示出了连接网络的中间层连接平面以及其上的连接平面，而并未示出中间层连接平面之下的各层连接平面。
[0027]本实施例通过根据实际电路需求来对集成电路中的各CMOSTG的控制端进行相应的设置，可以控制各CMOS TG的两个受控连通端与连线的连通状态，进而可以实现集成电路的自定义脚位，也就是说，本实施例通过对CMOS TG的控制端进行相应的设置可以使集成电路上的相应插孔以及插脚为实际所需的脚位，这样，不仅有利于多个集成电路之间的相互堆叠，而且还可以使集成电路的系统弹性增强，从而有利于集成电路的复用。
[0028]本实施例中的多个插脚在集成电路封装体的底面形成插脚阵列，且插脚阵列的各行间距通常相同，各列间距也通常相同，在实际应用中，插脚阵列的各行间距与各列间距均相同。本实施例中的集成电路所包含的插脚的数量以及插脚阵列的行数和列数等通常与实际设计需求有关，集成电路所包含的插脚阵列的一个具体的例子如图2所示。本实施例不限制插脚的数量以及插脚的排列方式。
[0029]本实施例中的每一个插脚的上端均嵌入在集成电路的封装体中，并与连接网络连接(如与一条连线连接)，从而使本实施例中的每一个插脚均可以通过连接网络而与芯片的一个输入/输出端连接，也就是说，芯片的每一个输入/输出端均通过一个或者多个信号传输开关以及一条或者多条连线与多个插脚相连接。本实施例中的芯片的一个输入/输出端与一个插脚的示意性的连接关系如图3所示。本实施例中的每一个插脚的下端均突出于集成电路的封装体的底面，从而使芯片可以借助连接网络以及插脚与其他元器件(如另一个集成电路或者集成电路的底座等)相连接，以相互协作实现相应的功能。上述集成电路的底座是与本实施例中的集成电路的结构相适配的底座，如底座上具有相应的插孔阵列等。
[0030]本实施例中的多个插孔在集成电路封装体的顶面形成插孔阵列，且插孔阵列的各行间距通常相同，各列间距也通常相同，在实际应用中，插孔阵列的各行间距与各列间距均相同。本实施例中的集成电路所包含的插孔的数量以及插孔阵列的行数和列数等通常与实际设计需求有关，集成电路所包含的插脚阵列的一个具体的例子如图1所示。本实施例不限制插孔的数量以及插孔的排列方式，且通常情况下，一个集成电路上的插孔阵列的各行间距和各列