专利名称：Nand型快闪存储器的读写方法及其相关页缓冲区的制作方法
技术领域：
本发明涉及一种NAND型快闪存储器元件(NAND flash memory device)的写入及 读取方法(program and read methods)及用以执行所述写入及所述读取方法的页缓冲区 (page buffer)，尤其涉及一种应用于一多层次单元(multi-level-cell)NAND型快闪存储 器元件的写入及读取方法及用以执行所述写入方法的页缓冲区。
背景技术：
在一传统NAND型快闪存储器中，每一存储单元可存储两种数据状态，即可存储 「开」状态("ON" state)或「关」状态("OFF" state)。信息的每一位(bit)由个别的 存储单元的「开」、「关」状态所定义。在传统NAND型快闪存储器中，为了能存储N个位数据 (N为大于或等于2的整数)，必须使用N个个别的存储单元。因此，如果是使用传统NAND 型快闪存储器，当所要存储的数据位个数增加时，存储单元的个数也必须跟着增加。存储在 单一位(one-bit)存储单元的信息决定于一存储单元的写入状态(programmedstatus)，而 所述数据利用写入(program)动作存储至所述存储单元。存有存储单元状态的信息由一位 于所述存储单元中的晶体管的阈值电压(threshold voltage)所决定。阈值电压是施加在 所述晶体管的栅极与源极间，可将所述晶体管导通(turn on)的最小电压。
为了增加存储容量而不增加存储单元的数目，存储在每一存储单元的信息可被增 加至超过两个状态，而非仅上述的「开」及「关」两个状态。如此一个「多状态」或「多层次 单元」可以存储超过一位(one bit)的信息。目前最常使用的多层次单元结构是在一个存 储单元中存储二位(two bits)的信息，其中有四个可区别的不同状态(four distinctly different states)需要被定义，而通常是利用以下将叙述的阈值电压加以定义。
图l显示根据所写入的数据，一存储单元的四种阈值电压分布图。如图l所示， 所写入的数据可以以下四种电压分布之一来表示(1)小于_2. 0V的阈值电压分布，是代表 (11)的二位数据；(2)介于O. 3V及0. 7V的阈值电压分布，是代表(10)的二位数据；(3)介 于1. 3V及1. 7V的阈值电压分布，是代表(01)的二位数据及(4)介于2. 3V及2. 7V的阈值 电压分布，是代表(00)的二位数据。数据可基于上述四种不同阈值电压分布而存储于一存 储单元中。 图2为应用在一 NAND型快闪存储器中的存储单元阵列20 (memory cellarray)中 的两个存储单元串(string)示意图，其中每一存储单元10存储二位信息。所述存储单元 阵列20包含串接于一位线BLl或BL2(bit line)与一地选择线GSL (ground select line) 之间的多个存储单元10。 一组与位线(BL1或BL2)、串选择晶体管SST(string select transistor)及地选择晶体管GST (ground select transistor)相串接的存储单元10称为 存储单元串，其中所述串选择晶体管SST及所述地选择晶体管GST用以选定用来进行写入的存储单元IO，而串选择晶体管SST的导通(turn on)或关闭(turn off)则由一串选择 线SSL(string select line)的状态所决定。所述串选择晶体管SST被选择性地切换以耦 合相关的存储单元串及位线；所述的选择晶体管GST则被选择性地切换每一存储单元串及 一共源线CSL(common source line)之间的电连接(electrical connection)。每一字线 WL1 WL16横向连接相应存储单元10的栅极，是施加一适当电位以进行写入、读取或确认 的操作。 关于应用于一多层次单元NAND型快闪存储器的写入及读取方法已有一些方法 被提出，将于下文陆续介绍。美国专利公开号US2005/0018488(并入作为参考数据，以下 称'488)揭示一种以两页数据写入存储单元的方法。首先，第一页的数据被写入存储单元 的最低有效位(Least Significant Bit :LSB);之后，第二页的数据写入存储单元的最高有 效位(Most Signif icantBit :MSB)。图3为显示'488中的写入方法中的存储单元状态转 换示意图。参看图3，首先在第一页写入操作时，存储单元的最低有效位由(11)状态被写 入(programmed)至(11)状态或(10)状态(以箭号A表示)。接着，在第二页写入操作时， 存储单元的最高有效位被写入。在写入最高有效位时，处于(11)状态的存储单元将被写入 至(11)状态或(01)状态(以箭号Bl表示)；处于(10)状态的存储单元将被写入至(00) 状态(以箭号B2表示)。以箭号B1及B2表示的最高有效位的写入操作同时进行。进行 箭号Bl所示的写入操作时，位线电压电平为0V ;然而，进行箭号B2所示的写入操作时，位 线电压电平可调整介于一接地电位(即0V)与一电压源(例V。。)之间，用以减缓箭号B2所 示写入操作的速度，以配合箭号B1所示的写入操作。'488同时揭示一种存储单元读取方 法，其包含一两阶段式最低有效位读取(two-phase LSB read)及一一阶段式最高有效位读 取(one-phase MSBread)。所述两阶段式最低有效位读取又包含一 LSB1读取及一 LSB2读 取。在所述LSB1读取期间、所述LSB2读取期间及所述一阶段式最高有效位读取期间，选定 字线(selected word line)分别被施加电压Vrd3， Vrdl，及Vrd2，其中Vrd3 > Vrd2 > Vrdl (参看 图3)。 美国专利US 6，937，510(并入作为参考数据，以下称'510)还揭示一种以两页数 据写入存储单元的方法。图4显示一存储单元可能具有的4种状态，(0)、 (1)、 (2)及(3) 状态，其显示于'510中所揭示的写入操作中的存储单元状态转换图。图4中的阈值电压分 布与图3的阈值电压分布相同。参看图4，在第一页写入操作时，存储单元的最低有效位由 (0)状态被写入至(0)或(1)状态(以箭号C表示)；在第二页写入操作时，存储单元的最 高有效位则被写入。在最高有效位的写入操作时，处于(0)状态的存储单元被写入至(0)或 (2)状态(以箭号Dl表示)；处于(1)状态的存储单元被写入至(1)或(3)状态(以箭号 D2表示)。以箭号D1及D2表示的最高有效位的写入操作同时进行。进行箭号D2所示的写 入操作时，位线电压电平为0V;然而，进行箭号D1所示的写入操作时，位线电压电平可调整 介于一接地电位(即0V)及一电压源(例V。。)之间，用以减缓箭号D1所示写入操作的速度， 以配合箭号D2所示的写入操作。'510同时揭示一种存储单元读取方法，其使用一三阶段 读取(three-phase read)并施加电压Vrd3， Vrd2，及Vrdl于选定字线(selected word line) 上以分别区别(0) 、 (1) 、 (2)及(3)四种不同状态的存储单元，其中Vrd3 > Vrd2 > Vrdl (参看 图4)。
发明内容
本发明的第一目的提供一种多层次单元(multi-level-cell)NAND型快闪存储器 元件的写入方法，是先写入存储单元的最高有效位，再写入存储单元的最低有效位，藉以减 少写入时间(programming time)。 本发明的第二目的提供一种多层次单元NAND型快闪存储器元件的读取方法，通 过执行一三阶段最低有效位读取(three-phase LSB read)及一一阶段最高有效位读取 (one-phase MSB read)，以减少读取时间(reading time)。 本发明的第三目的提供一种页缓冲区(page buffer)，用以实施所述写入及读取 方法，以减少写入及读取的时间。 为达到上述目的，本发明揭示一种NAND型快闪存储器元件的写入读取方法及一 种用以实施所述写入及读取方法的页缓冲区。本发明揭示的写入方法应用于一包含多个零 存储单元、多个第一存储单元、多个第二存储单元及多个第三存储单元的NAND型快闪存储 器元件。所述写入方法包含以下步骤(a)将所述零存储单元、所述第一存储单元、所述第 二存储单元及所述第三存储单元写入至一零状态；(b)通过切换所述第二存储单元的最高 有效位将所述第二存储单元从所述零状态写入至一第二状态；以及(c)通过切换所述第一 存储单元的最低有效位将所述第一存储单元从所述零状态写入至一第一状态，同时通过切 换所述第三存储单元的最低有效位将所述第三存储单元从所述第二状态写入至一第三状 态。其中每一所述存储单元均搭配一第一锁存电路及一第二锁存电路。
本发明揭示的读取方法应用于一包含多个零存储单元、多个第一存储单元、多个 第二存储单元及多个第三存储单元的NAND型快闪存储器元件。所述读取方法包含以下步 骤(a)通过施加一第一确认信号及一第二确认信号至所述第一锁存电路以读取所述零存 储单元、所述第一存储单元、所述第二存储单元及所述第三存储单元的最高有效位；以及 (b)通过施加所述第一确认信号至一第一锁存电路及施加一第三确认信号至所述一二锁存 电路以读取所述零存储单元、所述第一存储单元、所述第二存储单元及所述第三存储单元 的最低有效位。其中每一所述存储单元均搭配一第一锁存电路及一第二锁存电路。
注意本文所述的零存储单元、第一存储单元、第二存储单元及第三存储单元分别 代表预定被写入至(11)状态、(10)状态、(01)状态及(00)状态的存储单元。
本发明同时揭示一种页缓冲区，应用在一包含多个存储单元的NAND型快闪存储 器元件以实施本发明的写入及读取方法。所述页缓冲区包含一第一锁存电路、一第二锁存 电路、一位线电源电路、一输入电路及一预充电电路(precharge circuit)。所述第一锁存 电路通过一第一确认信号及一第二确认信号以确认所述存储单元。所述第二锁存电路通过 一第三确认信号以读取所述存储单元的最低有效位。所述位线电源电路提供一位线电源至 一选定位线(selected bit line)，其中所述选定字线搭配预定写入的存储单元。所述输入 电路接收预定写入的数据(information to be programmed)至所述存储单元。所述预充 电电路预充电(precharge)所述选定位线。
图1为一存储单元的四种阈值电压分布图； 图2为应用在一 NAND型快闪存储器中的存储单元阵列中的两个存储单元串示意图； 图3为显示第一常规技术的写入方法的存储单元状态转换示意图； 图4为显示第二常规技术的写入方法的存储单元状态转换示意图； 图5为本发明一实施例的页缓冲区的电路示意图； 图6为本发明的两页式写入方法的存储单元状态转换示意图； 图7为本发明最高有效位写入操作的相关信号时序图； 图8为本发明最低有效位写入操作的相关信号时序图； 图9为使用单阶段读取的最高有效位读取的时序图；以及 图10为使用三阶段读取的最低有效位读取的时序图。
具体实施例方式
图5为本发明一实施例的页缓冲区5的电路示意图。所述页缓冲区5包含第一锁 存电路51、第二锁存电路52、位线电源电路53、输入电路55、预充电电路56及位线选择电 路54。位线选择电路54用以决定选定位线及遮蔽位线。第一锁存电路51及第二锁存电路 52分别包含一锁存器511及521。 图6为本发明的两页式写入方法(two-page program method)的存储单元状态转 换示意图。在本实施例中，施加在选定字线的读取电压(readvoltage)V^， V^及V^可分 别设定为0V、1V及2V ;而施加在选定字线的写入电压(program voltage)PGMVT0、 PGMVT1 及PGMVT2可分别设定为0. 3V、1. 3V及2. 3V，其中写入电压PGMVT0、PGMVT1及PGMVT2又可 分别称为第一写入电压、第二写入电压及第三写入电压。此外，零状态、第一状态、第二状态 及第三状态分别表示图6中的(11)、 (10)、 (01)及(00)状态；且零存储单元、第一存储单 元、第二存储单元及第三存储单元分别代表将被写入至零状态、第一状态、第二状态及第三 状态的存储单元。 同时参考图5及图6。在第一页写入操作(first page operation)时(即由图 6中箭号E所表示的最高有效位写入操作)，所述第一锁存电路51中的节点C及D以及所 述第二锁存电路52中的节点B及A在数据输入之前，分别设定在低电平、高电平、高电平及 低电平。处于低电平的节点A触发信号RESET2以导通NM0S晶体管T17 ;处于低电平的节 点C触发信号PL0AD至低电平以导通PM0S晶体管Tl，同时触发一第一确认信号Sll以导通 NM0S晶体管T4。藉此，节点S0将被拉至一高电平(即Vee)且NM0S晶体管T5、 T3及T4被 导通以将节点C拉至低电平。在数据输入期间，信号ENDI—直保持在高电平。如果输入数 据为「0」(即低电平，此时信号ENI则为高电平)，NM0S晶体管T20及T21被导通，使得节 点D及C分别处于低电平及高电平。如果输入数据为「1」(即高电平，此时信号ENI则为低 电平)，NM0S晶体管T20被关闭(turn off)，使得节点C处于低电平。之后，信号VBL1及 VBL2被分别设定至低电平及高电平，以导通PM0S晶体管T9及NM0S晶体管T12。在最高有 效位写入操作期间，如果输入数据为「0」，将导致节点C处于高电平且NM0S晶体管T10、T11 及T12均被导通。因此在最高有效位写入操作期间，节点S0将被拉至一位线电源BLPWR， 此时所述位线电源BLPWR为一接地电位Vss (ground voltage)。节点SO通过导通NM0S晶 体管T22以电连接位线BLE，使得位线BLE处于所述接地电位Vss ;藉此即可进行写入操作。 注意此时另一条位线BLO接地，以作为一遮蔽位线(shielding bit line)。然而，如果输入数据为「1」，将导致节点C处于低电平且PM0S晶体管T8及T9将被导通。接着，节点SO将 被拉至一电压源Vee (source voltage)，使得位线BLE也处于所述电压源Vee ;藉此禁止写入 操作的进行。注意，第二存储单元的最高有效位、第一存储单元的最低有效位及第三存储单 元的最低有效位由高电平切换至低电平。 图7为选定字线电压SWLV、第一确认信号Sll及节点C的状态在最高有效位写入 操作的时序图，所述时序图包含两个写入期间(MP1及MP2)及两个确认期间(MV1及MV2)。 在MP1期间，一写入电压PGMV(例如19V，其大于图6中的PGMVT0、PGMVT1及PGMVT2)被施 加在一与被存取存储单元(accessed memory cells)搭配的选定字线，其中所述被存取存 储单元的最高有效位预定被写入。在MV1及MV2期间，写入电压PGMVT1 (例1. 3V)被施加 在选定字线上且第一确认信号Sll被触发以感测存取存储单元的状态。在MV1期间，节点C 维持在高电平意味着最高有效位写入操作尚未完成。因此，写入操作在MP2期间内持续进 行。在MV2期间，存取存储单元的阈值电压达到目标值(即最高有效位写入操作已完成) 且节点C在第一确认信号Sll被触发时由高电平切换至低电平。当(01)状态达到时(即 (11)状态的最高有效位「1」切换至(01)的最高有效位的「o」)，节点so将被保持在高电平 且节点C将被设定至低电平。 在第二页写入操作(即最低有效位的写入操作)时，使用与在最高有效位的写入 操作时相同的字线或存取存储单元。参考图5及图6，节点A、 B、 C及D的启始状态与最高 有效位写入操作时相同。在数据输入期间，信号ENDI—直保持在高电平。如果输入数据为 「0」(即低电平，此时信号ENI则为高电平)，NM0S晶体管T20及T21被导通，使得节点D及 C分别处于低电平及高电平。如果输入数据为「1」(即高电平，此时信号ENI则为低电平)， NM0S晶体管T20被关闭，使得节点C处于低电平。此时，读取电压V^或U其小于(01) 状态的阈值电压分布)被施加在选定字线上且一第三确认信号S2被触发以感测存取存储 单元的状态。如果存取存储单元处于(11)状态，节点SO将处于低电平且节点B将保持在 高电平。如果存取存储单元处于(01)状态，节点SO将处于高电平且节点B将切换至低电 平。藉此，第二存储单元的最高有效位将被读至第二锁存电路52且被锁存在其中。S卩，处 于(11)状态(即零状态)及处于(01)状态(即第二状态)的存取存储单元的最高有效位 的消息被锁存在第二锁存电路52中。之后，信号VBL1及VBL2将分别被设定至低电平及高 电平，以导通PMOS晶体管T9及NMOS晶体管T12。 最低有效位写入操作可进一步分成LSB1写入及LSB2写入，其分别以图6中的箭 号F1及F2表示。在LSB1写入期间，输入为「0」的数据将使得节点C处于高电平。如果存 取存储单元处于(11)状态，则节点B将保持在高电平且NMOS晶体管TIO、 Tll及T12将被 导通，使得节点SO将被拉至一位线电源BLPWR。因节点SO于NMOS晶体管T22导通时电连 接位线BLE，位线BLE将处于所述位线电源BLPWR的电压电平。此时所述位线电源BLPWR的 电压电平可调整于所述接地电位V^及所述电压源V。。之间，以减缓从(11)状态写入至(10) 状态(参考箭号F1)的写入速度并配合从(01)状态写入至(00)状态(参考箭号F2)的写 入时间。LSB1写入将一直进行直到存取存储单元均已达到(10)状态。在LSB2写入期间， 输入为「0」的数据将使得节点C处于高电平。如果存取存储单元处于(01)状态，则节点B 将保持在低电平且NMOS晶体管TIO、 T13及T14将被导通，使得节点SO将被拉至所述接地 电位Vss ;藉此，位线BLE也被拉至所述接地电位Vss。 LSB2写入将一直进行直到存取存储单
7元均已达到(00)状态。注意，在最低有效位写入操作时，输入为「1」的数据将使得节点C 处于低电平。参考图5， PM0S晶体管T8及T9将被导通。结果，节点SO将被拉至所述电压 源V。。，同时位线BLE也被拉至所述电压源V。。；因此，将禁止最低有效位写入操作的进行。
图8为选定字线电压SWLV、第一确认信号Sll、第二确认信号S12及节点C的状态 于最低有效位写入操作的时序图。 一两阶段确认程序(tow-phaseverification，即LV1及 LV2期间或者LV3及LV4期间)用以确认所述LSB1写入(即LV1或LV3)及所述LSB2写入 (即LV2或LV4)。为了确认所述LSB1写入，写入电压PGMVT0 (例如0. 3V)被施加在选定字 线上且所述第一确认信号Sll被触发以感测存取存储单元的状态(此时，节点B处于高电 平)。为了确认所述LSB2写入，写入电压PGMVT2 (例如2. 3V)被施加在选定字线上且所述 第二确认信号S12被触发以感测存取存储单元的状态(此时，节点A处于高电平)。当(10) 状态及(00)状态达到时，节点C将被设定至低电平，因此进一步的写入操作将被禁止。注 意，写入电压PGMV(例如19V)在LP1及LP2期间施加在选定字线上，使得所述LSB1写入及 所述LSB2写入可同时在LP1及LP2每一期间进行。 图9为使用单阶段读取(one phase reading)的最高有效位读取的时序图。在 MR1期间，第一锁存电路51的节点C及D通过触发信号RESET1以导通NM0S晶体管T2而分 别被重置至高电平及低电平。在最高有效位读取时，仅有第一锁存电路51被使用。在MR2 期间，读取电压V^(例如IV)被施加在选定字线以确认存取存储单元的状态。因为第二锁 存电路52没有被重置且节点A可能处在高电平或低电平，因此第一及第二确认信号Sll及 S12被触发用以感测存取存储单元的状态。如果存取存储单元处于(01)或(00)状态，则节 点S0将处于高电平且节点C则通过导通NM0S晶体管T5、T3及T4 (或T5、T6及T7)而被设 定至低电平。如果存取存储单元处于(11)或(10)状态，则节点SO将处于低电平且节点C 将保持在高电平。在MR3期间，节点C的四种状态即为存取存储单元分别处于(11) 、(10)、 (01)及(00)状态的最高有效位。 图IO为使用三阶段读取(three-phase reading)的最低有效位读取的时序图。 所述三阶段读取用以感测存取存储单元的最低有效位，其包含LSB1读取、LSB2读取及LSB3 读取三个阶段。参考图10及图6，节点A、B、C及D首先通过触发信号RESET1及RESET2以 导通NM0S晶体管T2及T17而分别被设定为低电平、高电平、高电平及低电平(即重置所述 第一锁存电路51及所述第二锁存电路52)。在LSB1读取期间，利用第一锁存电路51。读 取电压V^(例如2V)被施加在选定字线上用以区别处于(00)状态的存取存储单元及处于 (01) 、 (10)及(11)状态的存取存储单元。所述第一确认信号Sll被触发以感测存取存储单 元的状态。如果存取存储单元处于(00)状态，则节点C通过导通NM0S晶体管T5、T3及T4 而切换至低电平。如果存取存储单元处于(11)、 (10)或(01)状态，则节点SO将切换至低 电平且节点C保持在高电平。在LSB2读取期间，利用第二锁存电路52。读取电压U例 如IV)被施加在选定字线上用以区别处于(10)或(11)状态的存取存储单元及处于(01) 或(00)状态的存取存储单元。所述第三确认信号S2被触发以感测存取存储单元的状态。 如果存取存储单元处于(01)或(00)状态，则节点SO为高电平且节点B切换至低电平。如 果存取存储单元处于(11)或(10)状态，则节点SO被拉至低电平且节点B保持在高电平。 在LSB3读取期间，利用第一锁存电路51。读取电压V爐(例如OV)被施加在选定字线上用 以区别处于(11)状态的存取存储单元及处于其它状态的存取存储单元。所述LSB2读取的结果被反馈以控制所述LSB3读取中的感测动作。再次地，所述第一确认信号Sll用以感测 存取存储单元的状态。有关存取存储单元的最低有效位的感测动作摘要如下。如果存取存 储单元处于(00)状态，节点C已在所述LSB读取期间被设定为低电平。如果存取存储单元 处于(01)状态，节点S0在所述LSB3读取期间处于高电平，然而节点B在所述LSB2读取期 间被设为低电平；因此，节点C将保持在高电平。如果存取存储单元处于(10)状态，节点SO 在所述LSB3读取期间处于高电平且节点B在所述LSB2读取期间及所述LSB1读取时间被 设为高电平；因此，节点C被设为低电平。如果存取存储单元处于(11)状态，节点SO在所 述LSB3读取期间处于低电平且节点B在所述LSB2读取期间及所述LSB1读取时间均为高 电平；因此，节点C将保持在高电平。结果，当存取存储单元处于(00)、 (01)、 (10)及(11) 状态时，节点C的状态分别为「0」、「1」、「0」及「1」。S卩，节点C的输出即为存取存储器的最 低有效位。此外，存储单元的每一最高有效位及每一最低有效位均经由第一锁存电路51中 的锁存器(latch) 511输出(参看图5)。 经由上述关于本发明多层次单元NAND型快闪存储器元件写入及读取方法的详细 说明之后，以下简述各确认信号S11、S12及S2的技术特征。第一确认信号Sll用以确认处 于第二状态存储单元的最高有效位(参看图7的MV1及MV2期间)，且用以确认处于第一状 态存储单元的最低有效位(参看图8的LV1及LV3期间)。第二确认信号S12用以确认处 于第三状态存储单元的最低有效位(参看图8的LV2及LV4期间)。第三确认信号S2用以 读取处于第二及第三状态的存储单元的最低有效位(参看图10的LSB2读取及LSB3读取 期间)。 本发明的技术内容及技术特点已揭示如上，然而所属领域的技术人员仍可能基于 本发明的教示及揭示而作种种不背离本发明精神的替换及修改。因此，本发明的保护范围 应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修改，并为所附的权 利要求书所涵盖。
权利要求
一种NAND型快闪存储器元件，所述NAND型快闪存储器元件包含多个存储单元及一页缓冲区，其特征在于所述页缓冲区包含一第一锁存电路，通过一第一确认信号及一第二确认信号以确认所述存储单元；一第二锁存电路，通过一第三确认信号以读取所述存储单元的最低有效位；一位线电源电路，提供一位线电源至一选定位线，其中所述选定位线搭配预定写入的存储单元；一输入电路，接收预定写入的数据至所述存储单元；以及一预充电电路，预充电所述选定位线。
2. 如权利要求1所述的NAND型快闪存储器元件，其特征在于所述页缓冲区还包含一位 线选择电路，用以决定所述选定位线及一遮蔽位线。
3. 如权利要求l所述的NAND型快闪存储器元件，其特征在于所述第一确认信号用以确 认处于一第二状态的存储单元的最高有效位及确认处于一第一状态的存储单元的最低有 效位。
4. 如权利要求l所述的NAND型快闪存储器元件，其特征在于所述第二确认信号用以确 认处于一第三状态的存储单元的最低有效位。
5. 如权利要求1所述的NAND型快闪存储器元件，其特征在于所述第三确认信号用以读 取处于一第二状态及一第三状态的存储单元的最低有效位。
6. 如权利要求1所述的NAND型快闪存储器元件，其特征在于所述位线电源可调整于一 接地电位至一电压源之间。
7. 如权利要求l所述的NAND型快闪存储器元件，其特征在于所述第一锁存电路确认所 述存储单元的编程状态。
全文摘要
本发明揭示一包含多个存储单元的多层次单元NAND型快闪存储器元件的写入及读取方法为减少写入及读取时间。写入方法包含步骤(a)将所有存储单元写入至一零状态；(b)切换第二存储单元的MSB将其从零状态写入至一第二状态；以及(c)切换第一存储单元的LSB将其从零状态写入至一第一状态，同时切换第三存储单元的LSB将其从第二状态写入至一第三状态。读取方法包含步骤(d)执行一三阶段(three-phase)最低有效位读取；以及(e)执行一一阶段(one-phase)最高有效位读取。本发明还揭示一种用以执行所述写入方法及所述读取方法的页缓冲区。
文档编号G11C16/06GK101740125SQ20091025049
公开日2010年6月16日 申请日期2006年9月30日 优先权日2006年9月30日
发明者吴福安, 汪若瑜, 陈宗仁 申请人:莫斯艾得科技有限公司