专利名称：一种随机存储器实现不同配置的方法
技术领域：
本发明涉及的是一种随机存储器的双重配置方法。
背景技术：
随机存取存储器又叫随机读/写存储器，简称RAM,指的是可以从任意选定 的单元读出数据，或将数据写入任意选定的存储单元。
存储器容量是每个存储器芯片所能存储的二进制数的位数。 一组二进制信息 称为一个字单元， 一个字单元由若干位(Bit)组成。每个字单元分配一个地址， 若一个存储器由N个字单元组成，每个字单元有M位，则存储器的容量为M，N。 即"存储器容量=字单元数*数据线位数"叫做存储器的配置。
存储器的地址输入端口用于选择片内的存储字单元，地址输入端口的个数 是由容量和配置决定的。 一定容量的RAM可以设计出不同的配置，即一个存储 字单元的位数不同。
目前，存储器芯片绝大多数是单一配置，即一块芯片的数据线的位数是固定 的。不同配置的静态存储器的内部电路如果分别设计，则制造每种单一产品都需 要独立的掩膜组。随着芯片结构越来越小，生产工艺的更新换代，掩膜成本以指 数级增长。同时，要针对各种配置的产品分别设计，也加大了设计成本。因此， 必须通过其它途径来减轻掩膜成本不断上升和技术开发成本高的压力。
发明内容
本发明的目的在于，提供一种随机存储器实现不同配置的方法，用以解 决上述缺陷。
本发明采用的技术方案在于，首先提供一种随机存储器实现不同配置的方法， 其针对于一随机存储器，实现R=N*M与R=P*Q的配置转换，其中R为存储器容 量，N、 P为字单元个数，M、 Q为字单元的数据线位数，M=2Q，其包括的步骤 为提供一配置为R=N*M的基本存储内核；
提供对应不同逻辑值的一选择信号(叩^M)，在所述的选择信号(opt*M) 起作用时，实现随机存储器的字单元数据位数M的配置，封装下的输入或输出信
号与实际信号完全一致；
在所述选择信号(opt*M)不起作用时，对基本存储内核输入或输出的数据
信号的字单元数据线位数进行一字长选择处理，使输入或输出基本存储内核的字
单元数据线位数M中指定的Q位数据信号为新的字单元数据，实现随机存储器的 字单元数据位数为Q的配置；
进行一封装连线转换处理，封装下的Q位外部数据所对应的存储器输入或输 出数据和M位数据中指定的Q位数据进行信号传输。所述的M位数据经字长选 择处理后和基本存储内核的字单元M位数据进行信号传输。
进行一输入输出处理，即在随机存储器的接口处，把M位的输入或输出信号 转化为用于封装的双向输入输出信号；
其中，在为实现R=P*Q的配置下，为了与R=N*M的配置的封装管脚完全一 样，在封装处理中Q位双向输入输出信号的数据端与指定管脚连接，其他双向输 入输出数据端不连接管脚信号；
较佳的，还包括提供一地址位控制信号(sae ),其在所述的选择信号(opt*M ) 不起作用时，在字长选择处理过程中与所述的选择信号(opt*M)共同作用，用 于基本存储内核字单元的数据线位数M中指定的Q位数据信号输入或输出；
较佳的，所述的字长选择处理步骤还包括所述的地址位控制信号(sae)与所 述的选择信号(opt*M)产生两个字长选择信号(m_sae)和(m_saeb ),其分别 作为Q比特数据线位数以及M-Q比特数据线位数的地址选择信号，其中，在所 述的选择信号(opt*M)不起作用时，字长选择信号(m_sae)与(m—saeb )逻辑 值相反，它们作用于基本存储内核的指定的Q位数据信号的输入或输出时的地址 选择。当所述的选择信号(opt*M)起作用时，两个字长选择信号(m_sae)和 (m一saeb )的逻辑值相同，允许基本存储内核的M位数据输入或输出，从而实现 随机存储器的字单元数据位数M的配置；
较佳的，所述封装连线转换处理步骤还包括当所述的选择信号(opt*M)不 起作用时，读操作下存储器的Q位字单元数据信号按照封装定义重新排列，与 存储器输出数据线信号进行传输；写操作下存储器输入数据线信号按照封装定义提取重新排列，与存储器指定Q位字单元数据信号进行传输；
较佳的，所述的输入输出处理步骤产生数据信号的双向输入输出还包括，经 过所述的封装连线转换处理输出的数据通过三态门选择传输给数据端，当需要输
出数据时三态门选择通过逻辑处理，使输出数据通过；当需要输入数据时，通过 逻辑处理使输出端处于高阻状态，此时输入数据位经过一緩沖处理传输至数据端， 从而在输出信号受阻时输入数据；
较佳的，所述的输入输出处理步骤还包括一防悬空漏电处理，当所述的选择 信号(opt*M)不起作用时，双向输入输出为字单元数据位数Q的配置，所述数 据端的其余M-Q位双向输入输出不与封装管脚信号连接，而是形成接地。
图1为本发明的数据流的基本路径示意图2为本发明字长选择信号产生电路输入输出示意图3为本发明字长选择信号产生电路方法之一的示意图4为本发明字长选择电路的数据输入部分的结构示意图5为本发明字长选择电路的数据输出部分的结构示意图6为本发明封装连线转换电路的输出部分的结构示意图7为本发明封装连线转换电路的输入部分的结构示意图8为本发明封装内部示意图9为本发明I/O电路的结构示意图10、图11分别为本发明芯片封装排布以及引线连接示意图； 图12为本发明存储器芯片顶层逻辑示意图。
具体实施例方式
以下结合附图，对本发明上述的和另外的技术特征和优点作更详细的说明。
实现R=N*M与R=P*Q的配置转换，其中R为存储器容量，N、 P为字 单元个数，M、 Q为字单元的数据线位数，M = 2Q,
以8兆存储器进行512K*16bit, 1兆求8bit配置转换为例，此时R=8兆、 N=512K、 M=16bit、 P=l兆、Q = 8bit进行解释说明这种两种数位配置的改变方法，其中M= 16bit为长数位，Q = 8bit为短数位。
本发明主要设计思想是芯片通过一选择信号叩t"6对应不同的逻辑值实现不 同的配置,例如opt*16不起作用时，即opt"6-0时，则实现+ 8bit配置。
请参阅图l所示，其为本发明数据流的基本路径示意图。本发明的基本存储 内核为512K"6bit配置，本发明随机存储器实现不同配置的方法是通过外围三层 电路实现的，每层的数据转化都和配置的改变有关系。本发明中最关键的设计在 于配置的选择信号opt*16，它的逻辑值不同则芯片设置成不同的配置。从图1中 可以看出，贯穿了所有外围电路，配置改变和整个数据流都有关系。
wd[ 15:0]和rd[ 15:0]是存储内核的输入输出字单元数据。
存储内核的外围的字长选择电路可以控制配置的改变。dout[15:0]和din[15:0] 是字长选择电路的输入输出数据。l兆承8bit配置时，dout[15:0]和din[15:0]的高8 位为无效数据，将在在封装连线转换电路中被屏蔽，sae信号作为增加的地址位控 制低八位进入内核字单元的高8位或低8位；512K"6bit时，16位数据透明传输。 字长选择电路包括字长选择信号产生电路、输入/输出数据的字长选择电路。
封装连线转换电路衔接字长选择电路和I/O的数据位，主要针对1兆t8bit时 I/O数据位的定义发生的变化，且对应的有效位是dout[15:0]和din[15:0]的低8位， 必须在连线上进行改变，把低8位的数据连接至idq[15:0]或cdq[15:0]指定的有效 数据位。
I/O电路把16位输入信号cdq[15:0]和输出信号idq[15:0]转为外部的双向输入 输出信号dq[15:0]。以及实现在f8bit时半数数据端不连接(NC)外部信号。这样， 从外部看都是16位数据线，但封装的处理不同，实现的配置不同。
请参阅图2所示，其为本发明字长选择信号产生电路，字长选择信号m一sae 牙口 m—saeb由opt* 16禾口 sae共同产生,1兆求8bit时m—sae=/m—saeb=7sae， m—sae和 m saeb相当于8比特字单元的地址选4奪信号；512K*16bit时 m sae和m saeb逻 辑值固定，即不进行字长选择，内核数据与外围数据透明传输。
请参阅图3所示，其为本发明的典型字长选择信号产生电路方法之一。*8时 opt*16=0,m—sae=/m—saeb—sae,不同的逻辑值为8bit字单元选择唯一的通路；*16bit 时opt* 16=1， m—sae=m—saeb=l 。
请参阅图4所示，其为本发明典型的字长选择电路的数据输入部分。opt*16 控制多路选择器在48bit配置下数据高8位阻止、低8位通过，两条通向内部数据的8位数据线都是输入数据的低8位，但是，由sae和叩1*16共同产生的字长选 择信号m—sae和m—saeb只允许一路数据通过，等价的效果是*81)"时寻址数多了 一倍。* 16bit配置下，多路选择器输出为输入数据高8位，使16位数据同时输送 给wd[15:0]。
请参阅图5所示，其为本发明典型的字长选择电路的数据输出部分。多路选 择器的选择信号m—sae是由opt*16对sae控制产生的。*8bit时，m—sae sae，它的 逻辑值0或1选择rd[15:0]的高8位或低8位给输出信号低8位dout[7:0],此时输 出信号高8位的值可以为任意，不对最终输出的8位数据产生影响。* 16时,m—sae=l: 只有rd[7:0]可以传给dout[7:0]，rd[15:8]直接传给dout[15:8]，即达到16位数据直接 送出的效果。
请参阅图6所示，其为本发明封装连线转换电路的输出部分，*81)"时的8位 有效数据dout[7:0]按照封装定义的数据位置穿插在逻辑值"0"当中成为完整的16 位信号idq[15:0]; *16bit时dout[15:8]透明传输给内部电路的16位输入数据。封 装定义参阅图8。
请参阅图7所示，其为本发明封装连线转换电路的输入部分。*8bit时的8位 有效数据cdq[13:10],cdq[5:2]按封装定义的数据位置穿插在逻辑值"0"当中，它们 对应内部电路的输入数据din[15:0]低8位。通过配置的选择信号op，16把有效数 据放置在din[15:0]的低8位，高8位保持任意值即可。*16bit时数据透明传输给 内部电3各的16位输入凄史据。
请参阅图8所示，其为本发明封装内部示意图。数据信号在不同的配置下有 不同的定义，名称左半边是钉6bit的定义DQ0-DQ15;右半边为申8bit的定义，半 数信号为NC"不连接"状态。图6和图7就是这种封装定义和内部逻辑信号的匹配 电路。
请参阅图9所示，其为本发明I/O电路，双向数据输入输出端口及在*8bit配 置时实现不连接的端口电路图，双向数据端口 dq[15:0]通过该电路与内部逻辑信 号idq[15:0]cdq[15:0]衔接。
双向电路输出数据idq经过三态门与dq相连，当需要输出数据时三态门的 使能信号无效，输出数据通过；当需要输入数据时，使能信号有效形成高阻状态， 此时输入数据cdq位经过緩冲器与dq相连，就能在输出信号高阻时输入数据。这 样就完成了双向输入输出功能。防悬空漏电电路如图9所示，在+8bit配置时不连接(NC)的1/Opad的悬 空状态会导致漏电，为了防止漏电发生，必须添加一个下拉器件确保pad不连接 的状态其实是接地的。利用opt"6信号作为+8bit配置的选择信号，将其通过反 相器连接在下拉器件NMOS管，使得在求8bit配置时NMOS管导通，pad电平下 拉至GND,即该1/Opad保持接地。
为了能与大多数单一配置的封装结构一致以便芯片在PCB印刷电路板上具 备兼容性，opt"6信号的pad"6在封装内部确定逻辑值而不从管脚引出。
请参阅图IO和图ll所示，其分别为本发明芯片封装排布以及引线连接示意 图，封装排布上需要将H6与电源和GND相邻摆放，以便*16能在封装时选择与 VCC或GND引线结合(bonding option ),达到确定配置的目的。图10所示，其 中信号*16和地相连，则opt* 16=0，为lM求8bit配置；图11所示，其中信号*16 和电源相连，则opP164,为512K*16bit配置。
请参阅图12所示，其为本发明存储器芯片顶层逻辑示意图，数据线和地址线 满足所有配置中最大的使用数量。Opt*16为选择配置的信号；cdq[]为顶层逻辑电 路输入数据，idq[]为输出数据；adr[]为"6bit的19根地址线；*8bit时adr[]加上 sae信号满足20根地址线的需要。
当配置为"6bit时，信号ub和lb是存储字单元的高8位和低8位的控制信 号。可以通过它们来控制数据的读写，实现只对高8位或低8位或16位数据进行 读写操作。
当ub、 lb同时有效时，可以完整地对16位数据进行读写操作。 当ub或lb只有其中之一有效时，只对"6bit配置中的高8位或低8位数据 进行读写操作。这种运用所产生的效果是在* 16bit配置的存储器中实现* 8bit的配置。
当ub、 lb信号都无效时，则高低8位数据都无法读写，适合于需要关闭静态 存储器以降低功耗的情况。
上面仅是一个较佳的实施例，仅在M=16bit为长数位，Q = 8bit为短数位之 间进行的转换，如果令M与Q为现有存储器通常使用的任意两个字单元数据线位 数，满足M〉Q，都可以在上面解释的实例^Hf的方法推倒出这样的转变过程，则 选择信号就由opt* 16变成为optxM。
以上所述仅为本发明的较佳实施例，对本发明而言仅仅是说明性的，而非限制性的。本专业技术人员理解，在本发明权利要求所限定的精神和范围内可对其 进行许多改变，修改，甚至等效，但都将落入本发明的保护范围内。
权利要求
1、一种随机存储器实现不同配置的方法，其针对于一随机存储器，实现R＝N*M与R＝P*Q的配置转换，其中R为存储器容量，N、P为字单元个数，M、Q为字单元的数据线位数，M＝2Q，其特征在于，其包括的步骤为提供一配置为R＝N*M的基本存储内核；提供对应不同逻辑值的一选择信号(opt*M)，在所述的选择信号(opt*M)起作用时，实现随机存储器的字单元数据位数M的配置，封装下的输入或输出信号与实际信号完全一致；在所述选择信号(opt*M)不起作用时，对基本存储内核输入或输出的数据信号的字单元数据线位数进行一字长选择处理，使输入或输出基本存储内核的字单元数据线位数M中指定的Q位数据信号为新的字单元数据，实现随机存储器的字单元数据位数为Q的配置；进行一封装连线转换处理，封装下的Q位外部数据所对应的存储器输入或输出数据和M位数据中指定的Q位数据进行信号传输。所述的M位数据经字长选择处理后和基本存储内核的字单元M位数据进行信号传输。进行一输入输出处理，即在随机存储器的接口处，把M位的输入或输出信号转化为用于封装的双向输入输出信号；其中，在为实现R＝P*Q的配置下，为了与R＝N*M的配置的封装管脚完全一样，在封装处理中Q位双向输入输出信号的数据端与指定管脚连接，其他双向输入输出数据端不连接管脚信号。
2、 根据权利要求1所述的随机存储器实现不同配置的方法，其特征在于，还 包括提供一地址位控制信号(sae),其在所述的选择信号(opt*M)不起作用时， 在字长选择处理过程中与所述的选择信号(opt*M)共同作用，用于基本存储内 核字单元的数据线位数M中指定的Q位数据信号输入或输出。
3、 根据权利要求1或2所述的随机存储器实现不同配置的方法，其特征在于， 所述的字长选择处理步骤还包括所述的地址位控制信号(sae)与所述的选择信号(叩^M)产生两个字长选择信号(m_sae)和(m—saeb ),其分别作为Q比特数 据线位数以及M-Q比特数据线位数的地址选择信号，其中，在所述的选择信号(opt*M)不起作用时，字长选择信号(m—sae)与(m_saeb )逻辑值相反，它们 作用于基本存储内核的指定的Q位数据信号的输入或输出时的地址选择。当所述的选择信号(opt*M)起作用时，两个字长选择信号(m_sae)和(m—saeb )的逻 辑值相同，允许基本存储内核的M位数据输入或输出，从而实现随机存储器的字 单元数据位数M的配置。
4、 根据权利要求1所述的随机存储器实现不同配置的方法，其特征在于，所 述封装连线转换处理步骤还包括当所述的选择信号(opt*M)不起作用时，读操 作下存储器的Q位字单元数据信号按照封装定义重新排列，与存储器输出数据 线信号进行传输；写操作下存储器输入数据线信号按照封装定义提取重新排列， 与存储器指定Q位字单元数据信号进行传输。
5、 根据权利要求1所述的随机存储器实现不同配置的方法，其特征在于，所 述的输入输出处理步骤产生数据信号的双向输入输出还包括，经过所述的封装连 线转换处理输出的数据通过三态门选择传输给数据端，当需要输出数据时三态门 选择通过逻辑处理，使输出数据通过；当需要输入数据时，通过逻辑处理使输出 端处于高阻状态，此时输入数据位经过一缓冲处理传输至数据端，从而在输出信 号受阻时输入数据。
6、 根据权利要求5所述的随机存储器实现不同配置的方法，其特征在于，所 述的输入输出处理步骤还包括一防悬空漏电处理，当所述的选择信号(叩^M) 不起作用时，双向输入输出为字单元数据位数Q的配置，所述数据端的其余M-Q 位双向输入输出不与封装管脚信号连接，而是形成接地。
全文摘要
本发明为一种随机存储器实现不同配置的方法，其针对于一随机存储器，实现R＝N*M与R＝P*Q的配置转换，其中R为存储器容量，N、P为字单元个数，M、Q为字单元的数据线位数，M＝2Q，其特征在于，其包括的步骤为提供一配置为R＝N*M的基本存储内核；进行一字长选择处理，为此提供对应不同逻辑值的一选择信号(opt*M)，在所述的选择信号(opt*M)起作用时，实现随机存储器的字单元数据位数M的配置；在所述选择信号(opt*M)不起作用时实现随机存储器的字单元数据位数为Q的配置。
文档编号G11C7/10GK101315807SQ20071015305
公开日2008年12月3日 申请日期2007年9月20日 优先权日2007年5月30日
发明者舒清明 申请人:北京芯技佳易微电子科技有限公司