专利名称：模拟先入先出存储器和开关器件的制作方法
技术领域：
本发明涉及模拟先入先出(FIFO)存储器，特别是涉及消除写入时和读出时的模拟信号的误差，提高模拟先入先出(FIFO)存储器的精度的技术。
如所周知，现有的电视信号处理技术用模拟电路实现。在电视信号处理技术中，也是近年来最新发展起来的一种技术是Y/C分离技术。所谓Y/C分离，就是从彩电信号中分离辉度信号(Y信号)和色差信号(C信号)的技术。Y/C分离以往用现有的模拟带通滤波器或模拟带阻滤波器来进行。但近些年实现了巧妙地利用彩电信号性质的Y/C分离。
用图26说明上述Y/C分离。图26(a)示出的是NTSC(制式)彩电信号的频谱。如图26(a)所示，NTSC彩电信号之内辉度信号的频谱，用NTSC彩电信号水平同步信号的频率调制之后，分布在从DC到4.2MHz附近。对此，色差信号的频谱，同样地用NTSC彩电信号水平同步信号的频率进行调制后分布为使得对以3.57954MHz为中心的辉度信号变成宛如套管(いれこ)一样。因此，为了分离出这一辉度信号(Y信号)和色差信号(C信号)，只要能实现具有图26(c)所示的那种传输函数的滤波器即可。
为此，如图27(a)所示，只要使NTSC彩电信号(NTSC composite)仅仅延迟该NTSC彩电信号的水平同步信号的一个周期后再与原来的NTSC彩电信号进行加法或减法运算即可。就是说，为了实现上述那样的Y/C分离，就需要模拟的存储器电路，以使NTSC彩电信号的水平同步信号延迟一个周期。
现有技术把CCD电路用作这样的模拟的存储器电路。然而，由于CCD电路要用与制造双极晶体管、CMOS晶体管的硅工艺不同的工艺技术进行制造，故存在着不能与双极晶体管或CMOS晶体管在同一个硅大圆片上形成的这样的问题。为此，在现有的TV信号LSI中，如图27(b)所示，必须外加一个用CCD电路构成的模拟存储器来实现NTSC彩电信号处理电路。
于是，进行了用双极晶体管或CMOS晶体管电路构成模拟FIFO存储器，企图实现图27(c)所示的那种单片TV信号LSI的尝试。
图28(a)是现有的模拟FIFO存储器的基本构成图(发表于Ken A.Nishimura et a1.“A Monolithic Analog Video Comb Filter in 1.2-μmCMOS”，IEEE Journal of Solid-State，Vol.28，No.12，December 1993，pp1331-1339)。在图28(a)中，标号1是具有连接存储单元10的存储器总线13A，13B的存储器总线电路；2是向存储器总线电路1的存储单元10中写入输入信号的，具有带开关的电容采样保持(SCSH)电路20和运放25的写入电路；3是从存储器总线电路1的存储单元10中读出输出信号的读出电路。存储器总线电路1具备有控制来自写入电路2的信号输入的输入装置15和控制输往读出电路3的信号输出的输出装置16。在这里，示于图28(a)的现有的模拟FIFO存储器，假定是用示于图28(b)的那种高电平有效的二相时钟信号φ1，φ2进行驱动的存储器。
在时钟信号φ1有效时，SCSH电路20使开关22a、22c变成导通状态并把输入模拟信号采样保持于电容元件21中。由于输出装置16的开关16A、16B变成导通状态，存储器总线13A、13B都变成模拟地电位，故已储存于存储单元10的电容元件11中的电荷，遵从电荷守恒定律，被转移到读出电路3的电容元件31上去。
其次，当时钟信号φ2变得有效时，由于SCSH电路20使开关22b、22d变成导通状态，电容元件21的两端变成模拟地电位，故电容元件21的电荷遵守电荷守恒定律被转移到存储单元10的电容元件11。不用说这时的输入装置15的开关15A、15B已变为导通状态。另外，这时读出电路3的模拟开关32也变成导通状态，已贮存于电容元件31中的电荷进行放电。当时钟信号φ1再次变成有效时，与上一次相同，已贮存于存储单元10的电容元件11中的电荷将遵守电荷守恒定律被转移到电容元件31上去。
借助于这种工作，由SCSH电路20所采样的模拟信号先暂存于存储单元10中，然后转移到读出电路3的电容元件31。在此倘令电容元件21的电容值的C1，令输入信号电压为Vin，则贮于电容元件21中的电荷量Qin将变为下式。
Qin＝Vin·C1…(1)由于已贮存于电容元件21中的电荷原封不动地被转移到存储单元10的电容元件11上去，故存储单元10的电容元件11中将贮存相同的电荷量Qin。此外，由于已贮存于电容元件11上的电荷被转移到读出电路3中去，故这时在电容元件31的两端所产生的电压Vout，在设电容元件31的电容值为C3时将变成下式。
Vout＝Vin·C1/C3…(2)上述那样的操作是理想的，倘能实现这样的操作则即使是在现有的电路中也不会有任何问题。但是实际上，在现有的模拟FIFO存储器中却存在着在读出已写入的模拟信号时并不能正确地进行再现，即在写入时和读出时在模拟信号中会产生误差这样的问题。
作为产生这种模拟信号的误差的原因可以粗分为二种。
首先，一个原因是由于存在于存储器总线间的布线间电容等的杂散电容所产生的电容的积累。
在图28所示的现有的模拟FIFO存储器中，在存在着布线间电容61的情况下，在时钟信号φ1有效时(即在写入操作时)，应当从写入电路2的电容元件21转移到存储单元10的电容元件11电荷的一部分被贮存于布线间电容61中。已贮存于布线间电容61中的电荷，在时钟信号φ2有效时(即读出操作时)原封不动地被转移到读出电路3。换句话说，在写入操作时已存于布线间电容61上的电荷，在接着进行的读出操作时，变成为从存储器总线电路1输出。
另一方面，在模拟FIFO存储器中，由于要进行读改写操作，即在从存储单元读出了模拟信号之后进行向该存储单元中写入新的模拟信号的操作，故存储单元的地址要在向存储单元中写进了模拟信号之后再进行变更。在示于图28的那样的现有的模拟FIFO存储器中，在从时钟信号φ1变为有效到时钟信号φ2变为有效的期间，存储单元的地址将变化。
因此，在写入操作时，已贮存于布线间电容61中的电荷在接下来的读出操作时进行输出这件事，意味着在用该读出操作本应读出的、过去已写入一个存储单元中去的模拟信号上加上用前边一个写入操作应写入到另一存储单元中的信号的一部分，并从存储器总线电路2进行输出。就是说，已从模拟FIFO存储器读出来的模拟信号，结果将变成包含有相当于由该读出操作的上一个的写入操作贮存于布线间电容61上的电荷的误差。
例如，当设过去已存于一个存储单元中的电荷为Qm，则在电荷Qm从上述一个存储单元中正常读了出来的情况下，按理说输出电压Vout将变为下式。
Vout＝Qm/C3 …(3)然而，在存在着布线间电容Cp的情况下，假定模拟信号Vs已用读出动作的上一个写入动作写入另一存储单元(设电容值为C2)中去，则结果将变成下述电荷Qp被贮存于布线间电容Cp中。
Qp＝C1·Vs·Cp/(Cp+C2) …(4)因此，在上述一个存储单元的读出动作时，将把该电荷Qp所产生的电压加到式(3)所示的电压值上输出，故输出电压Vout将变成下式。
Vout＝Qm/C3+(C1/C3)·Vin·Cp/(Cp+C2)…(5)而另外一个原因是读出动作和写入动作中的存储器总线的电位差和每一个读出动作的存储器总线的电位的偏离。
在示于图28的现有的模拟FIFO存储器中，在时钟信号φ2变为有效，从写入电路2的电容元件21向存储单元10的电容元件11的电荷转移已结束了时候(即写入动作已结束了的时候)，存储器总线13A的电位变成为模拟地电位，而存储器总线13B的电位Vb将变为下式。
Vb＝Vang+Vin …(6)其中，Vang是模拟地电位，Vin是已写入的模拟信号电位。就是说，读出动作开始时的存储器总线13B的电位将受上一个已写入的模拟信号的影响而变化。
另一方面，在从存储单元10中已读出了模拟信号的时候，由于存储器总线13A、13B的电位都变成为模拟地电位，故在写入动作开始时，存储器总线13A、13B的电位都是模拟地电位。
就是说，在读出动作和写入动作中，存储器总线13B的电位将变得不相同。而且，在读出动作时的存储器总线13B的电位由于受由其上一个写入动作所写入的模拟信号的影响，故结果变成为每一读出操作都偏离。
在用硅工艺制造模拟FIFO存储器时，存储器总线通常存在着事先难以估算的那么多的寄生电容。因此，在从存储器单元中读出模拟信号时，就有可能把贮存于存储器总线的寄生电容中的电荷也一起读出来，就像已经说明过的那样，由于存储器总线的电位在读出动作和写入动作时不同，而且每一读出动作皆有偏差，故结果将变成为在模拟信号中产生起因于存储器总线的寄生电容的误差。
这样一来，在现有的模拟FIFO存储器中，就存在着因存储器总线的布线间电容等等的杂散电容的影响，使得在读出已写入的模拟信号时，不一定能正确地再现，即在写入时和读出时，在模拟信号中将产生误差的问题。
有鉴于上述那些问题，本发明的目的是，作为模拟FIFO存储器，使之减少写入时和读出时的模拟信号的误差，使得能以良好的精度读出已写入的模拟信号。
为了解决上述课题，本发明的第1方面所采取的解决办法是作为使已输入的模拟信号延迟规定的时间并以输入顺序进行输出的模拟FIFO存储器，是具备有存储模拟信号的多个存储单元和具有已连到各存储单元上且转移模拟信号的存储器总线的存储器总线电路，并对于各存储器单元介以上述存储器总线以规定的顺序进行读出模拟信号的读出动作，以及介以上述存储器总线进行写入模拟信号的写入动作的存储器。是在进行读出动作之前，进行把上述存储器总线设定为规定的电位的复位动作以把已贮存于上述存储器总线的杂散电容上的电荷除去的存储器。
倘采用本发明的第1方面，由于采用在读出动作之前，进行把存储器总线设定于规定电位的复位动作的办法，就可以除去已贮存于存储器总线的寄生电容的电荷，同时还将消除每一读出动作的存储器总线电位的偏离，故可以不受存储器总线的寄生电容影响地从存储单元中读出模拟信号。因此，可以减小写入时和读出时之间的模拟信号的误差，可以良好的精度读出已写入的模拟信号。
在本发明的第2方面中，在上述第1方面的模拟FIFO存储器中的存储单元被作成为具备有以电荷的形式贮存模拟信号的电容元件，和切换控制上述电容元件与上述存储器总线之间的连接状态的开关，且上述开关在该存储单元在已被选作为进行模拟信号的读出和写入对象时，在读出动作和写入动作时变为导通状态。
在本发明的第3方面中，在上述第2方面的模拟FIFO存储器中，具备有介以上述存储器总线，向上述存储器总线电路的存储单元中写入模拟信号的写入电路，和从上述存储器总线电路的存储单元中介以上述存储器总线读出模拟信号的读出电路，而上述存储器总线电路则具备有输入装置和输出装置，上述输入装置在写入动作时使上述写入电路和存储器总线变为导通，而在读出动作时则使它们变为非导通，上述输出装置在读出动作时使上述读出电路和上述存储器总线导通，而在写入动作时则使它们变为非导通状态，在复位动作时，上述存储器总线电路借助于输入装置使写入电路和存储器总线变为非导通状态的同时，借助于输出装置使读出电路和存储器总线变成导通状态，且使已连到存储器总线上的所有的存储单元的开关变成截止状态，而上述读出电路则介以上述输出装置，把已与存储器总线相连的模拟信号输入端子设定为规定的电位。
在本发明的第4方面中，在上述第3方面的模拟FIFO存储器中，上述存储器总线由第1和第2总线布线构成，上述读出电路具备有运算放大器，其反相输入端子介以上述输出装置与上述第1总线布线相连，而同相输入端子则介以上述输出装置与上述第2总线布线相连，而且已被设定为规定的电位；电容元件，被设置于上述运放的反相输入端子和输出端子之间并以电荷的形式贮存模拟信号；开关，与上述电容元件并联设置于上述运放的反相输入端子与输出端子之间并切换控制上述运放的反相输入端子与输出端子之间的连接状态，上述开关作成为在复位动作时变为导通状态，而在读出动作和写入状态时则变成为截止状态。
在本发明的第5方面中，上述第4方面的模拟FIFO存储器中的读出电路，不用上述开关而代之以使用已具备有第1开关，用以切换控制上述运放的反相输入端子和具有上述规定电位的电源之间的连接状态，和第2开关，用于切换控制上述运放的输出端子与具有上述规定的电位的电源之间的连接状态。上述第1和第2开关设定为在复位动作时变为导通状态，而在读出动作和写入动作时则变成为截止。
倘采用本发明的第5方面，则读出电路的运放的反相输入端子和输出端子，在复位动作中，不单单是被短路而是被连接到具有规定的电位的电源上，故可以防止读出电路在复位动作时产生振荡。
在本发明的第6方面中，上述第1方面的模拟FIFO存储器定为已具备有各自都具有上述存储器总线电路的多个存储器部分，且上述多个的存储器部分并行进行读出动作和写入动作。而且在一个存储器部分进行读出动作时，另一个存储器部分则进行写入动作，各存储器部分在进行读出动作之前规定要进行复位动作。
倘采用本发明的第6方面，由于无需减少写入动作或读出动作所用的时间就可以进行复位动作，故可以实现高精度和低功耗这两者可以共存的模拟FIFO存储器。
在本发明的第7方面中，在上述第6方面的模拟FIFO存储器里，规定在上述多个的存储器部分中在一个存储器部分进行复位动作后，接下来进行读出动作，另一个存储器部分进行写入动作。
在本发明的第8方面中，在上述第6方面的模拟FIFO存储器中，规定在上述多个的存储器部分内一个存储器部分进行读出动作时，另一个存储器部分进行写入动作并接着进行复位动作。
在本发明的第9方面中，在上述第6方面的发明里，上述多数个的存储器部分的个数定为3以上，在上述多数个的存储器部分之内一个存储器部分进行读出动作且另一个存储器部分进行写入动作的时候，上述一个和另一个存储器部分之外的存储器部分进行复位动作。
在本发明的第10方面中，上述第1方面的模拟FIFO存储器具备多个上述存储器总线电路，且规定当这多数个存储器总线电路之内对一个存储器总线电路进行了读出动作和写入动作时，其次对上述一个存储器总线电路以外的存储器总线电路进行读出动作和写入动作，在对一个存储器总线电路进行读出动作和写入动作时，对接着要进行读出动作和写入动作的另一存储器总线电路进行复位动作。
倘采用本发明的第10方面，由于可以进行复位动作而无需减少写入动作和读出动作所用的时间，故可以实现高精度和低功耗并存的模拟FIFO存储器。
在本发明的第11方面中，在上述第10方面的模拟FIFO存储器中，规定对各存储器电路的存储单元进行垂直寻址。
本发明的第12方面所采取的解决办法是，作为使已输入的模拟信号延迟规定的时间后按照输入顺序输出的模拟FIFO存储器，具备具有存储模拟信号的多个存储单元和已连到各存储单元上以转送模拟信号的存储器总线的存储器总线电路；上述存储单元具有以电荷的形式贮存模拟信号的电容元件和切换控制上述电容元件与存储器总线之间的连接状态的开关；上述开关在该存储单元已被选作进行模拟信号的读出和写入的对象时，在读出动作和写入动作时，变为导通状态；上述存储器总线电路还具备有虚设存储单元，该虚设存储单元具有已连到上述存储器总线上去的电容元件。
倘采用本发明的第12方面，由于借助于具有已连到存储器总线上去的电容元件使模拟信号写入时的存储单元电容表面上看来变大，故可以相对地减小用存储器总线的寄生电容所产生的电荷转移误差的影响。因此，可以减小存储器总线的寄生电容对模拟FIFO存储器的输入输出特性所施加的影响。
在本发明的第13方面中，在上述第12方面的模拟FIFO存储器里，上述虚设存储单元规定设置于上述存储器总线的两端，从而把上述多个存储单元夹在中间。
倘采用本发明的第13方面，由于将减少因读出和写入对象的存储单元的版图上的位置所产生的存储器总线的阻抗的变化，故可以稳定存储器总线电路的稳定(Settling)特性，因而可以改善模拟FIFO存储器的输入输出特性。
本发明的第14方面所采取的解决方法是，作为使已输入的模拟信号延迟规定的时间后按照输入顺序输出的模拟FIFO存储器，具备存储模拟信号的多个存储单元和连到各存储单元上且转送模拟信号的存储器总线；上述存储单元具有贮存模拟信号的元件和切换控制该元件与存储器总线之间的连接状态的开关；上述开关由漏极和源极中的一方连到存储器总线上，同时另一方连到上述元件上，且使控制信号输往栅极的MOS晶体管构成；上述MOS晶体管具有已把栅极插入于漏极与源极之间的设计图形，以屏蔽掉从该MOS晶体管的漏极漏往源极的电力线。
倘采用本发明的第14方面，由于寄生于用作存储单元的开关的MOS晶体管上的漏极一源极间电容将变得格外之小，故可以减小存储器总线的寄生电容本身。
本发明的第15方面所采用的解决办法是把上述第14方面的发明应用到模拟FIFO以外的用途中去，作为切换控制元件与信号线之间的连接状态的开关元件用MOS晶体管构成，该MOS晶体管的漏极和源极之中，一方连到上述元件上的同时，另一方连到上述信号线上，控制信号则输入至栅极上；上述MOS晶体管具有栅极已插入于漏极与源极之间的设计图形，使得可以屏蔽掉从该MOS晶体管的漏极漏往源极的电力线，倘采用本发明的第15方面，由于寄生于MOS晶体管上的漏极一源极间电容格外之小，故可以大幅度地减小元件和信号线所产生的寄生电容。
图1示出的是本发明第1实施例的模拟FIFO存储器，(a)是构成的示意图，(b)是动作的示意图。
图2示出的是存储器电路构成的一个例子。
图3(a)示出的是写入电路的构成的一例，(b)是读出电路的构成的一例。
图4示出的是本发明的第1实施例的模拟FIFO存储器的构成，且示出的是复位动作时的状态。
图5示出的是本发明的第1实施例的模拟FIFO存储器的构成，示出的是读出动作时的状态。
图6示出的是本发明的第1实施例的模拟FIFO存储器的构成，示出的是写入动作时的状态。
图7示出的是本发明的第1实施例的变形例的读出电路的构成。
图8示出的是把本发明的第1实施例的模拟FIFO存储器作成为多个存储器总线构成的电路构成。
图9示出的是在具备m行n列的存储单元的模拟FIFO存储器中的具体的寻址方法。
图10示出的是本发明的第2实施例的模拟FIFO存储器的构成的示意图。
图11示出的是示于图10的本发明的第2实施例的模拟FIFO存储器的动作的示意图。
图12示出的是本发明的第2实施例的模拟FIFO存储器的构成和控制各开关的控制信号。
图13示出的是控制图12所示的本发明的第2实施例的模拟FIFO存储器的各控制信号的时间变化。
图14示出的是示于图12的本发明的第2实施例的模拟FIFO存储器的模式1的状态。
图15示出的是图12中的本发明的第2实施例的模拟FIFO存储器的模式2的状态。
图16示出的是图12中的本发明的第2实施例的模拟FIFO存储器的模式3的状态。
图17示出的是图12中的本发明的第2实施例的模拟FIFO存储器的模式4的状态。
图18示出的是本发明的第3实施例的模拟FIFO存储器的构成的示意图。
图19示出的是本发明的第3实施例的模拟FIFO存储器的寻址方法。
图20(a)-(d)示出的是本发明的第3实施例的模拟FIFO存储器的动作。
图21示出的是本发明的第3实施例的模拟FIFO存储器的具体的构成。
图22的时间图示出了示于图21的本发明的第3实施例的模拟FIFO存储器的动作。
图23示出的是本发明的第4实施例的模拟FIFO存储器的构成。
图24(a)示出的是本发明的第5实施例的模拟FIFO存储器的存储器总线电路的构成，(b)是示于(a)的存储器总线电路中一个存储器单元的开关已变成导通状态时的等效电路。
图25用于说明本发明的第6实施例，(a)示出的是现有的晶体管的版图，(b)示出的是本实施例的晶体管的版图，(c)示出的典型图是寄生于用作存储单元的开关的晶体管上的漏极-源极间电容。
图26(a)示出的是NTSC彩色TV信号的频谱，(b)示出的是Y/C分离滤波器的频率特性。
图27(a)是用于对NTSC彩色TV信号进行Y/C分离的电路的示意性构成，(b)是已外加上CCD电路的TV信号LSI的示意性构成，(c)是单元TV信号LSI的示意性构成。
图28(a)示出的是现有的模拟FIFO存储器的基本构成，(b)是驱动示于(a)的模拟FIFO存储器的时钟信号的时间图。
图29示出的是现有的模拟FIFO存储器的动作的示意图。
图30示出的是本发明的复位动作的效果，(a)是不进行复位动作时的模拟FIFO存储器的频率特性，(b)是已进行了本发明的复位动作时的模拟FIFO存储器的频率特性。
第1实施例图1示出了本发明的第1实施例的模拟FIFO存储器，(a)是构成的示意图，(b)是动作的示意图。
本实施例的模拟FIFO存储器，如图1(a)所示，由具有已连接上存储模拟信号的存储单元的存储器总线电路1、介以存储器总线把模拟信号写入存储单元中去的写入电路2、以及介以存储器总线从存储单元中读出模拟信号的读出电路3构成。
本实施例的模拟FIFO存储器中，特征是在读出动作之前，进行去掉已贮存于存储器总线的寄生电容上的电荷的复位动作。即如图1(b)所示，本实施例的模拟FIFO存储器的动作，基本上可以分为复位、读出和写入这三个动作。首先借助于复位动作使存储器总线复位，其次用读出动作，从已连接到已复位后的存储器总线上的存储单元(地址为m)中读出模拟信号。这时，贮存于已读出了模拟信号的存储单元中的电荷将变为0，所以，接着用写入动作向该存储单元中写入输入信号。
在现有的模拟FIFO存储器中，由于存储器总线的寄生电容的存在，故存在从模拟FIFO存储器中读出来的模拟信号受在其最邻近的前边写入到模拟FIFO存储器中去的模拟信号的影响的问题。因此，为了排除在上一次所写入的模拟信号的影响，在模拟信号的读出动作之前要进行使存储器总线复位的动作。
图2的电路图示出了存储器总线电路1的构成的一例。在图2中，10是存储模拟信号的存储单元；13是由第1和第2总线布线13A和13B构成的存储器总线；15是控制写入电路2与存储器总线13之间的连接状态的输入装置；16是控制读出电路3与存储器总线13之间的连接状态的输出装置。存储单元10具有已串接于第1和第2总线布线13A、13B之间的，以电荷的形式贮存模拟信号的电容元件11和开关12；开关12用根据存储单元开关驱动信号S1和存储单元选择信号SL进行动作的开关控制装置12C切换控制导通截止。输入装置15具有开关15A、15B；开关15A、15B用根据输入开关驱动信号S2和存储单元选择信号SL进行动作的开关控制装置15C切换控制导通截止。输出装置16具有开关16A、16B；开关16A、16B用根据输出开关驱动信号S3和存储单元选择信号SL进行动作的开关控制装置16C切换控制导通截止。
所谓存储器总线的复位，若以示于图2的那种存储器总线电路1为例，则指的是使第1和第2总线布线13A、13B的电位为同一电位或恒定的电位差的动作。这样一来，贮存于存储器总线13的寄生电容上的电荷将变0或恒定，使得在模拟信号的读出动作中，不受上一次所写入的模拟信号的影响。
图3(a)示出的是写入电路2的构成的一例，图3(b)示出的是读出电路3的构成的一例。如图3(a)所示，写入电路2由带开关的电容器采样保持电路(SCSH电路)20和运放25构成；SCSH电路20由以电荷的形式一度存放输入信号的电容元件21及开关22a、22b、22c、22d构成。开关22a、22c由第1写入开关驱动信号S4切换控制导通截止，而开关22b、22d则由第2写入开关驱动信号S5切换控制导通截止。另外，如图3(b)所示，读出电路3由以电荷的形式一度存放输出信号的电容元件31、开关32和运放33构成。开关32由读出开关驱动信号S6切换控制导通截止。
用图4～图6对本实施例的模拟FIFO存储器的复位动作、读出动作和写入动作进行说明。
图4～图6示出的是在图1(a)的示意性构成中应用了图2和图3的电路构成时的本实施例的模拟FIFO存储器的构成。图4、图5和图6分别示出了复位动作时的状态，读出动作时的状态和写入动作时的状态。另外，61既是存储器总线13的寄生电容，又是第1和第2总线布线13A、13B之间的布线间电容。在图4～图6中，为了简化说明，存储器单元10只画出了一个，而与开关的控制有关的控制装置和信号皆已省去。
在本实施例的复位动作中，先把第1总线布线13A和第2总线布线13B变成规定的电位(例如模拟地电位)，再使读出电路3中与运放33并联连接的电容元件31的电荷量变成0。由于第1和第2总线布线13A、13B将因这样的复位动作而变成同一电位，故已贮存于第1和第2总线布线13A、13B的布线间电容61上的电荷量将变成0。此外，由于在读出动作开始时和写入动作开始时第1和第2总线布线13A、13B的电位将变为相等，故可以不受第1和第2总线布线13A、13B间的布线间电容61的影响地从存储单元10中进行电荷的读出。
在本实施例的复位动作中利用读出电路3。即如图4所示，在复位动作中，在使存储器总线电路1的输入装置15的开关15A、15B变成截止状态的同时，使输出装置16的开关16A、16B变成导通状态，此外，使已连到存储器总线13上的所有的存储单元10的开关12都变成截止状态。还使读出电路3的开关32变成导通状态。这时，读出电路3的运放33的反相和同时输入端子33a、33b将变成同一电位，因此，介以输出装置16已分别连到读出电路3的运放33的反相和同相输入端子33a、33b上的，存储器总线电路1的第1和第2总线布线13A、13B将变成同一电位。因而，已贮存于布线间电容61上的电荷被放电，布线间电容61的电荷量变为0。这样一来，本实施例的模拟FIFO存储器中的复位动作就结束了。
其次，在复位动作之后接着进行读出动作。如图5所示，在读出动作中，先把读出电路3的开关32变成截止状态以解除运放33的复位状态。之后，使存储单元10的开关12变成导通状态，使贮存于存储单元10的电容元件11上的电荷转移到读出电路3的电容元件31上去。当电荷的转移完毕后，存储器总线电路1的第1和第2总线布线13A、13B再次变成同一电位，这样读出动作就结束了。
此外，在复位动作和读出动作中，在写入电路2的SCSH电路20中，使开关22a、22c变成导通状态的同时，使开关22b、22d变为截止状态。这样一来，输入模拟信号就以电荷的形式存放于SCSH电路20的电容元件21中。
其次在读出动作之后接着进行写入动作。如图6所示，在写入动作中，使存储器总线电路1的输入装置15的开关15A、15B变成导通状态的同时，使输出装置16的开关16A、16B变成截止状态。另一方面，在写入电路2的SCSH电路20中，使开关22b、22d变成导通状态的同时，使开关22a、22c变成截止状态。这时，利用写入电路2的运放25把存贮于SCSH电路20的电容元件21中的电荷转移到存储单元10的电容元件11中去。
第1实施例的变形例图7是取代图3(b)中所示的通常的模拟FIFO存储器的读出电路3而采用的本变形例的读出电路3A的构成图。在示于图7的本变形例的读出电路3A中，不用通常的模拟FIFO存储器的读出电路3的开关32，而代之以设有第1和第2开关32A、32B，用来切换控制是否把运放33的反相输入端子33a和输出端子33c连往模拟地电源。第1和第2开关32A、32B都受读出开关驱动信号S6控制。
在示于图3(b)的读出电路3中，开关32的作用是使运放33的反相输入端子33a与输出端子33c短路，使反相输入端子33a和输出端子33c的电位变成模拟地电位以使电容元件31的电荷量变成0。然而，当使反相输入端子33a和输出端子33c短路时，读出电路3有可能变为不稳定而产生振荡。
在已用示于图3(b)的那样的电容元件31加上了反馈的运放33中，在电容元件31的反相输入端子33a一侧的电荷已被固定时，由于电容元件31的电荷变得不能运动，故运放33的状态也将稳定。这表明运放33的状态无条件地变为稳定。换句话说，在像SCSH电路20那样，把电荷转移到并联连接于运放25的反相输入端子25a和输出端子25c之间的电容中去的电路中，在电荷转移完毕时，电路肯定会变成稳定状态，不会变成振荡状态。
就是说，示于图3(b)的那样的读出电路3有变成不稳定状态，即陷入振荡状态的可能性的时候是在开关32已变成了导通状态的时候。
于是，在示于图7的本变形例的读出电路3A中，使运放33的反相输入端子33a与输出端子33c短路时，采用使反相输入端子33a和输出端子33c一起直接连接到模拟地电源上去的办法，使其电位强制性地变成模拟地电位，这是本读出电路3A的特征。
就是说在图7所示的读出电路3A中，使运放33的反相输入端子33a与输出端子33c短路的时候，采用使第1和第2开关32A、32B一起变成导通状态，使反相输入端子33a和输出端子33c的电位一起变成模拟地电位的办法，使电路复位。在采用这种方式，使运放33的反相输入端子33a与输出端子33c短路的时候，其电位被模拟地电源强制性地固定于模拟地电位上。因此，不论在什么样的状态下也可以实现没有产生振荡的危险性的稳定了的读出电路3A。
另外，本发明的第1实施例也可以容易地适用于具备有具有多个存储单元10的多个存储器总线电路1的模拟FIFO存储器中去。
图8示出的是已把模拟FIFO存储器作成为多个存储器总线构成时的电路构成的一个例子，示出了在写入电路2与读出电路3之间多个存储器总线电路1并联地构成的电路。在图8中，示出了与写入电路2之间的连接端子4a、4b和与读出电路3之间的连接端子5a、5b，而写入电路2和读出电路3略去未画出来。
在图8中，41是输出存储单元选择信号SL的地址产生电路。存储单元选择信号SL分为行地址选择信号SR1～SR3和列地址选择SC1～SC3这两种。在这里，由于各信号都定为是低有效，故输入装置15的开关装置15c可以用OR门电路15d来实现，同时输出装置16的开关装置16c可用OR门电路16d实现。即，在输入装置15中，行地址选择信号SR1～SR3和输入开关驱动信号S2都为“L”时，开关15A，15B才变成导通状态，而在输入装置16中，在行地址选择信号SR1～SR3与输出开关驱动信号S3都为“L”时，开关16A、16B才变成导通状态。换句话说，只有被行地址选择信号SR1～SR3选中了的存储器总线电路1才能够使输入装置15的开关15A、15B和输出16的开关16A、16B变成导通状态。
其次，对存储单元10的开关12的驱动方法进行说明。存储单元10的开关12，用由OR门电路12d、12e所生成的行地址选择信号SR1～SR3之中的一个与列地址选择信号SC1～SC3之中的一个与存储单元开关驱动信号S1的逻辑和信号进行驱动。因此，只有被行地址选择信号和列地址选择信号所选中的存储单元10才可以使存储单元开关驱动信号S1传达到开关12上去。例如在图8中，在行地址选择信号SR2与列地址选择信号SC2已变为“L”的时候，只有存储单元10X才能够使存储单元开关驱动信号S1传往开关12。就是说，由于用行地址选择信号和列地址选择信号可以自由地选择存储器总线电路1和存储单元10，故对于任意的存储单元10都可进行模拟信号的写入读出。
图9用于说明模拟FIFO存储器的具体的寻址方法。在图9中示出了已具备m行n列的存储单元的模拟FIFO存储器。在图9中，42a是m进制计数器而且是指定存储器地址的高位位(bit)的高位计数器，42b是n进制计数器而且是指定存储器地址的低位位的低位计数器，高位计数器42a和低位计数器42b构成了地址信号产生电路。低位计数器42b根据由外部提供的时钟进行步进计数动作。另外，43是低位计数器42b的进位信号，高位计数器42a根据这一进位信号43进行步进动作。
就是说，存储器地址借助于低位计数器42b的步进动作依次变为(1，1)、(1，2)，(1，3)、一直进行到(1，n)时，由于从低位计数器42b输出进位信号43，故高位计数器42b进行步进动作，以此把(2，1)指定为存储器地址。同样地进行处理直到把(m，n)指定为存储器地址之后，再次回到(1，1)。因此，已写入各存储单元中的模拟信号，若设供往低位计数器42b的时钟周期为T，则结果变成为在(m*n*T)之后，进行读出。
本实施例中的存储单元地址切换的定时，如图1所示，是在已把信号写入到存储单元中去之后。就是说，在把已输入的模拟信号写入到存储单元中去之后才进行下一个存储单元的存取，在复位动作之后才读出模拟信号。在这时的存储单元中，如上述所说明的那样，存放着在(m*n*T)之前已写入的模拟信号。因此，借助于图9所示的那种寻址方法，结果就变成为作为延迟时间的(m*n*T)的模拟FIFO存储器进行动作。
第2实施例图10示出的是本发明的第2实施例的模拟FIFO存储器的构成的示意图。如图10所示，本发明的第2实施例的模拟FIFO存储器具备有由同一结构构成的第1和第2存储器部分101a、101b；第1和第2存储器部分101a、101b每一个都由具有已与存储模拟信号的存储单元相连的存储器总线的存储器总线电路1，介以存储器总线向存储单元中写入模拟信号的写入电路2和介以存储器总线从存储单元中读出模拟信号的读出电路3构成。
此外，5是对从第1和第2存储器部分101a、101b中输出出来的模拟信号进行采样保持的采样保持电路；51是以电荷的形式贮存从第1和第2存储器部分中输出出来的模拟信号的电容元件；52a是切换控制第1存储器部分101a与电容元件51之间的连接/非连接的开关；52b是切换控制第2存储器部分101b与电容元件51之间的连接/非连接的开关；53是缓冲放大器。开关52a受第1采样保持开关驱动信号S7控制而开关52b则受第2采样保持开关驱动信号S8控制。
图11是示于图10的本实施例的模拟FIFO存储器的动作的示意图。如图11所示，在本实施例的模拟FIFO存储器中，第1和第2存储器部分101a、101b都和第1实施例一样，反复进行复位动作、读出动作和写入动作。此外，第1和第2存储器部分101a、101b并行地进行动作，并与时钟信号同步，在一方进行写入动作的期间，另一方进行复位动作和读出动作。其结果是每一个时钟周期都可进行模拟信号的输入输出。
如图10和图11所示，在本实施例中，把模拟FIFO存储器分成由同一结构构成的2个存储器部分101a、101b，使之分别进行并行动作。这种并行结构，在比如说用于TV信号的延迟用的情况下是极其有效的。现对此进行说明。
图29是现有的模拟FIFO存储器的动作的示意图。如图29所示，在现有的模拟FIFO存储器中，每一个时钟周期都进行模拟信号的读出动作和写入动作。就是说，可以分配给读出动作或写入动作的时间变成为时钟周期的一半。通常，在用模拟FIFO存储器延迟NTSC彩色信号的情况下，时钟周期为70ns。因此，可以分配给读出动作或写入动作的时间变成为约35ns。要在这一时间内进行模拟信号的读出或写入的话，就对模拟FIFO存储器要求非常高速的动作。在这一时间内再进行复位动作之类的读出或写入以外的动作，事实上是不可能的。
在本实施例的模拟FIFO存储器中，由于2个存储器部分101a、101b并行构成且并行地执行读出动作和写入动作，故与现有技术相比可以把2倍的时间分配给读出动作或写入动作，可以在读出动作之前形成一个可以执行复位动作的时间的宽余度。因此，即使应用于比如说TV信号的延迟应用中，也可以在读出动作之前执行复位动作。
用图12～图17详细地对本实施例的模拟FIFO存储器的具体的动作进行说明。
图12示出的是在图10的示意性构成中应用了图2和图3的电路构成时的本实施例的模拟FIFO存储器的构成。此外，在图12中还一并示出了控制各开关的控制信号。另外，为了简化说明，第1和第2存储器部分101a、101b将存储单元10都仅仅画出了一个。
如图12所示，控制信号M1R1，在第1存储器部分101a中，作为写入电路2的第1写入开关驱动信号S4和存储单元电路1的输出开关驱动信号S3而供给，而在第2存储分101b中则作为写入电路2的第2写入开关驱动信号S5及存储单元电路1的输入开关驱动信号S2而供给。即，用控制信号M1R1，在第1存储器部分101a中，控制写入电路2的开关22a、22c和存储单元电路1的开关16A、16B，而在第2存储器部分101b中，则控制写入电路2的开关22b、22d和存储单元电路1的开关15A、15B。
另一方面，控制信号M2R1，在第1存储器部分101a中，作为写入电路2的第2写入开关驱动信号S5及存储单元电路1的输入开关驱动信号S2而提供，而在第2存储器部分101b中，则作为写入电路2的第1写入开关驱动信号S4及存储单元电路1的输出开关驱动信号S3而提供。即用控制信号M2R1，在第1存储器部分101a中控制写入电路2的开关22b、22d及存储单元电路1的开关15A、15B，而在第2存储器部分101b中则控制写入电路2的开关22a、22c及存储单元电路1的开关16A、16B。
控制信号M1R2还被提供来作为第1存储器部分101a的读出电路3的读出开关驱动信号S6和采样保持电路5的第2采样保持开关驱动信号S8。即，用控制信号M1R2控制第1存储器部分101a的读出电路3的开关32及采样保持电路5的开关52b。
另一方面，控制信号M2R2被供给来作为第2存储器部分101b的读出电路3的读出开关驱动信号S6及采样保持电路5的第1采样保持开关驱动信号S7。即，用控制信号M2R2控制第2存储器部分101a的读出电路3的开关32及采样保持电路5的开关52a。
另外，控制信号M1R3被供给来作为第1存储器部分101a的存储器总线电路1的存储单元开关驱动信号S1，并与控制信号M2R1一起输入OR门电路12f。第1存储器部分101a的存储单元10的开关12受控制信号M1R3，M2R1的逻辑和信号控制。另一方面，控制信号M2R3被供给来作为第2存储器部分101b的存储单元电路1的存储单元开关驱动信号S1，并与控制信号M1R1一起输入OR门电路12f。第2存储器部分101b的存储单元10的开关12，受控制信号M2R3、M1R1的逻辑和信号控制。
图13示出的是控制示于图12的模拟FIFO存储器的各控制信号的时间变化。在图13中，控制信号规定的全部是低有效信号。M1Address是第1存储器部分101a的存储单元地址，M2Address是第2存储器部分101b的存储单元地址。
如图13所示，示于图12的模拟FIFO存储器的动作，根据各控制信号的时间变化，可以分为4个模式MODE1～MODE4。图14～图17示出了图12所示的模拟FIFO存储器的各个模式MODE1～MODE4的状态。用图14～图17说明图12所示的模拟FIFO存储器的各个模式中的动作。
MODE1首先在MODE1中，第1存储器部分101a进行用于读出动作的存储器总线13的复位动作和模拟信号的采样动作以进行读出动作，另一方面，第2存储器部分101b则进行写入动作。
在存储器总线13的复位动作中利用读出电路3。就是说如图14所示，在第1存储器部分101a中，使读出电路3的开关32变成导通状态的同时，使输出装置16的开关16A、16B变成导通状态。这样一来，第1总线布线13A和第2总线布线13B就同时变成模拟地电位，贮存于电容元件31中的电荷也变为0。这时，存储单元10的开关12变成了截止状态使得电容元件11不能复位。另外，与此同时，SCSH电路20的开关22a、22c变成导通状态，以使输入模拟信号被采样到电容元件21上。
另一方面，在第2存储器部分101b中，SCSH电路20的开关22b、22d变成导通状态，而且输入装置15的开关15A、15B都变成导通状态，所以电容元件21的电荷介以存储器总线13转移到存储单元10的电容元件11。即进行写入动作。在这时，采用使采样保持电路5的开关52b变成导通状态的办法，把读出电路3的输出模拟信号采样到采样保持电路5的电容元件51上。
MODE2其次在MODE2中，第1存储器部分101a进行读出动作。即如图15所示，在第1存储器部分101a中，读出电路3的开关32变为截止状态的同时，存储单元10的开关12变成导通状态，这样一来，存储单元10的电容元件11的电荷就介以存储器总线13送往读出电路3的电容元件31。
另一方面，第2存储器部分101b虽然继续进行写入动作，但采样保持电路5因开关52b变为导通状态而变成保持状态。
MODE3在MODE3中，与MODE1相反，第1存储器部分101a进行写入动作，而第2存储器部分101b则进行为了读出动作的存储器总线13的复位动作和输入模拟信号的采样。
即如图16所示，在第1存储器部分101a中，由于SCSH电路20的开关22b、22d变成导通状态的同时，输入装置15的开关15A、15B变成导通状态，故写入电路2的电容元件21的电荷介以存储器总线13被转移到存储单元10的电容元件11。而在这时，采用使采样保持电路5的开关52a变为导通状态的方法，读出电路3的输出模拟信号就被采样到采样保持电路的电容元件51中。
另一方面，在第2存储器部分101b中，采样使读出电路3的开关32变成导通状态，同时使输出装置16的开关16A、16B变成导通状态的办法，存储器总线13和读出电路3的电容元件32被复位。与此同时，由于SCSH电路20的开关22a、22c变成导通状态，故输入模拟信号被采样到写入电路2的电容元件21中。
MODE4最后，在MODE4中，与MODE2相反，第2存储器部分101b进行读出动作。即如图17所示，在第2存储器部分101b中，采用使读出电路3的开关32变为截止状态的同时，使存储单元10的开关12变为导通状态的办法，使已贮存于存储单元10的电容元件11的电荷介以存储器总线13转移到读出电路3的电容元件31。另一方面，虽然第1存储器部分仍继续进行写入动作，但采样保持电路5却因开关52a变为截止状态而变成保持状态。
采用反复进行这种各模式MODE1～MODE4中的动作的办法，就可以实现图11所示的那种本实施例的模拟FIFO存储器的动作。
另外，在并行动作的第1和第2存储器部分101a、101b之内，也可用各控制信号进行控制，使得一方进行读出动作的期间，另一方进行写入动作和复位动作。
还可以设置3个以上的分别具有存储器总线电路1的存储器部分并使之并行动作。在这种情况下比如说，可以在一个存储器部分进行写入动作时，使另一个存储器部分进行读出动作，而在此期间使用另一个存储器部分进行复位动作。
第3实施例图18是本发明的第3实施例的模拟FIFO存储器的构成的示意图。如图18所示，本发明的第3实施例的模拟FIFO存储器具备有多个具有已与存储模拟信号的存储单元连接的存储器总线的存储器总线电路1。此外，6是对已从读出电路3中输出出来的模拟信号进行采样保持的采样保持电路；61是以电荷的形式存放从读出电路3输出出来的模拟信号的电容元件；62是切换控制读出电路3与电容元件61之间的连接/非连接开关；63是缓冲放大器。
图19是本实施例的模拟FIFO存储器的存储单元的寻址方法图。在本实施例的模拟FIFO存储器中，如图19所示，对于存储器总线电路1中的存储单元10的排列，采用在垂直方向上进行存储单元10的寻址的所谓垂直寻址方法。
本实施例的模拟FIFO存储器，在在读出动作之前进行复位动作这一点上也和第1实施例相同。本实施例的特征是与写入模拟信号的动作并行地进行使存储器总线复位的动作，现在对这一点进行说明。
若设模拟FIFO存储器处理的信号是视频信号，则模拟FIFO存储器的采样周期约为70ns。因此，存储器总线的复位动作，以及模拟信号的读出动作和写入动作必须在70ns的期间内完成。即各动作必须在约23ns以内完成，结果变成为这时在写入电路2或读出电路3中所用的运放所要求的增益带宽乘积GB要达到1GHz，但这一个值是非常不现实的。
因此，在本实施例中，采用使复位动作与写入动作并行地进行，然后再进行读出动作的办法，使得即使是在把模拟FIFO存储器应用于视频信号的延迟用的时候，对于各动作也可以分配大约35ns的时间。这样，就可以减轻写入电路2和读出电路3的运放的负担，可以削减功耗。
要想使复位动作与写入动作并行进行的话就必须在向存储单元中写入模拟信号的期间内同时进行存储器总线的复位。然而，当然由于对于同一个存储器总线不可能同时执行写入动作和复位动作。故在本实施例中如图19所示，采用垂直寻址方法就可以并行执行写入动作和复位动作。通过采用垂直寻址的办法就可以并行地进行向一个存储器总线电路1中写入模拟信号的动作和使另一存储器总线电路1复位的动作。
应用图20对本实施例的模拟FIFO存储器的动作进行说明。图20的模拟FIFO存储器具备有4个存储器总线电路1A、1B、1C和1D，并以从图20(a)到(d)的顺序使各开关动作。在图20中，对已变成了导通状态的开关加上一个圆圈O。
首先如图20(a)所示，在存储器总线电路1A中，输入装置15的开关变成导通状态的同时，一个存储单元10的开关也变成导通状态，并把模拟信号写入开关已变成导通状态的该存储单元10中去。另一方面，在其次要读出模拟信号的存储器总线电路1B中，输出装置16的开关变成导通，且读出电路3的开关32也变成导通状态，故存储器总线电路1B的存储器总线13被复位。就是说，对存储器总线电路1A的写入动作和对存储器总线电路1B的复位动作并行地进行。
其次如图20(b)所示，对存储器总线电路1B进行读出动作。读出电路3的开关32变成截止状态的同时，存储器总线电路1B的一个存储单元10的开关变成导通状态，故从开关已变成导通状态的存储单元10中读出模拟信号。
其次如图20(c)所示，对已进行了读出动作的存储器总线电路1B进行写入动作。存储器总线电路1B的输入装置15的开关变成导通状态的同时，一个存储单元10的开关也变成导通状态，并向开关已变成导通状态的该存储单元10中写入模拟信号。另一方面，对其次要读出模拟信号的存储器总线电路1C进行复位动作。在存储器总线电路1C中，由于输出装置16的开关变成导通状态，而且读出电路3的开关32也变成导通状态，故存储器总线电路1C的存储器总线13被复位。就是说，对存储器总线电路1B的写入动作和对存储器总线电路1C的复位动作并行地进行。
其次如图20(d)所示，对存储器总线电路1C进行读出动作。读出电路3的开关32变成截止状态的同时，存储器总线电路1C的一个存储单元10的开关变成导通状态，故从开关已变成导通状态的存储单元10中读出模拟信号。
就如从图20可以看出的那样，在本实施例的模拟FIFO存储器中，通过采用对存储单元进行垂直寻址的办法，就可以并行地进行对一个存储器总线电路的写入动作和对在上述一个存储器总线电路的下边进行读出动作的另一个存储器总线电路的复位动作。本实施例的技术思想是通过采用对存储器总线实施垂直寻址的办法，使得可以并行地进行写入动作和复位动作，通过充分地确保各个动作中的动作时间的办法，来降低运放的动作速度，并降低其功耗。
此外，即使不采用垂直寻址，只要对多个存储总线电路之中一个存储器总线电路已进行了读出动作和写入动作时，其次对上述一个存储器总线电路以外的存储器总线电路指定存储单元的地址使之进行读出动作和写入动作，则就可以和本实施例一样，并行地进行写入动作和复位动作。
图21示出了本实施例的模拟FIFO存储器的具体的构成方法。另外在图21中，示出了与写入电路2之间的连接端子4a、4b和与读出电路3之间的连接端子5a、5b；写入电路2和读出电路3则没有画上。如图21所示，为了使之执行本实施例的方式，设有生成驱动写入动作的信号Sa的写入控制装置71；生成驱动读出动作的信号Sb的读出控制装置72；生成驱动复位动作的信号Sc的复位控制装置73；生成指定进行读出动作和写入动作的存储器总线的信号SA1的第1存储器总线指定装置74；生成指定进行复位动作的存储器总线的信号SA2的第2存储器总线指定装置75。
图22的时间图示出了图21所示的模拟FIFO存储器的动作。示出了信号Sa、Sb、Sc的时间变化和信号SA1、SA2所指定的存储器总线的地址的时间变化。其中规定信号全部是低有效。
进行复位动作的存储器总线，通常只要是进行下一次读出动作和写入动作的存储器总线即可。因此，把由第2存储器总线指定装置75所生成的信号SA2指定的存储器总线的地址设定为由第1存储器总线指定装置74所生成的信号SA2指定的存储器总线的下一个存储器总线的地址。
各存储器总线电路1的输入装置15，仅仅在用由第1存储器总线指定装置74生成的信号SA1进行地址指定的情况下，才用由写入控制装置71生成的驱动信号Sa驱动开关15A、15B。另外，各存储器总线电路1的输出装置16，在用由第1存储器总线指定装置75生成的信号SA1进行地址指定的情况下，用由读出控制装置72生成的驱动信号Sb驱动开关16A、16B，而在用由第2存储器总线指定装置75生成的信号SA2进行指定地址的情况下，则用由复位控制装置73生成的驱动信号Sc驱动开关16A、16B。
在示于图21的那样的电路构成中，采用进行图22所示的那样的控制的办法，就可以具体地实现图20所示的那样的各个动作。
第4实施例图23的电路图示出了本发明的第4实施例的模拟FIFO存储器的构成。在本发明的第4实施例中，如图23所示，在存储单元电路1中，在第1和第2总线布线13A、13B之间预设有虚设电容元件121。用虚设电容元件121构成虚设存储单元120。
在这里，设虚设电容元件121的电容值为Cd，第1和第2总线布线13A、13B之间的布线间电容61的电容值为Cp，存储单元10的电容元件11的电容值为Cc，读出电路3的电容元件31的电容值为Cc，写入电路2的电容元件21的电容值为(Cc+Cd)。这时，若设输入模拟信号的电压为Vin，则贮存于写入电路2的电容元件21上的电荷Q1变成下述。
Q1＝Vin(Cc+Cd) …(7)该电荷Q1在写入动作中，根据电容值分开贮存于存储单元10的电容元件11和虚设电容元件121和布线间电容61中。这时贮存于存储单元10的电容元件11中的电荷Q2可表为下式。
Q2＝Vin(Cc+Cd)Cc/(Cc+Cd+Cp) …(8)已贮存于存储单元10的电容元件11中的以外的、已贮存于虚设电容元件121和布线间电容61中的电荷，由于第1和第2总线布线13A、13B被复位动作复位，故变为0。因此，在读出动作中，转移到读出电路3的电容元件31中的电荷变为仅仅是已贮存于存储单元10的电容元件11内的电荷Q2，故由该电荷Q2所产生的输出电压Vout变为下式那样。
Vout＝Q2·Cc＝Vin·(Cc+Cd)/(Cc+Cd+Cp)＝Vin/(1+Cp/(Cc+Cd))…(9)
即，从式(9)可知，布线间电容61对输出电压Vout所产生的影响可用下述式子表示。
Cp/(Cc+Cd)…(10)即，可知布线间电容61对输出电压Vout的影响因虚设电容元件121的存在而变小，而且虚设电容元件121的电容值越大则布线间电容61对输出电压Vout所产生的影响越小。
如上所述，倘采用本实施例，则采用设置具有已连到存储器总线上的电容元件的虚设存储单元的办法，就可以减小存储器总线的寄生电容对模拟FlFO存储器的输入输出动作的影响。
本实施例采用与第2实施例进行组合的办法，可以得到更为显著的效果，即使是把模拟FIFO存储器用在比如说TV信号的延迟用的情况下，也可以减小存储器总线的寄生电容的影响。
就如从式(10)弄明白的那样，虚设电容元件121的电容值Cd越大，则布线间电容61对输出电压Vout所产生的影响越小。然而，在把虚设电容元件121的电容值Cd增大的情况下，与之相对应地，必须加大从写入电路2向存储单元10转移电荷时的稳定时间。在现有的模拟FIFO存储器中，在比如说用于TV信号延迟同时，需要使电路进行高速动作，故加大从写入电路2向存储单元10转移电荷时的稳定时间实际上是极其困难的。
然而倘采用第2实施例，由于可以分配给写入动作的时间借助于第1和第2存储器部分101a、101b的并行动作而变成现有技术的2倍，故从写入电路2向存储单元10转移电荷之际的稳定时间可以取得足够地大。因此，可以把虚设电容元件121的电容值Cd作成为对减小存储器总线的寄生电容受模拟FIFO存储器的输入输出动作的影响所足够的大小。
第5实施例第4实施例是采用在存储器总线中预先设置虚设存储单元的办法减小存储器总线的寄生电容的影响的实施例。本发明的第5实施例，采用对在第4实施例中示出的虚设存储单元的版图上的配置位置动些脑筋的办法，来抑制将成为读出和写入对象的存储单元的位置所产生的模拟FIFO存储器的输入输出特性的偏离。
图24(a)的电路图示出了本发明的第5实施例的模拟FIFO存储器的存储器总线电路1的构成。在本实施例中，如图24(a)所示，把在第4实施例已示出的虚设存储单元120分开成2个，作为虚设存储单元130配置在存储器总线13的两端使得把存储单元10夹在中间。虚设存储单元130具备有具有与存储单元10的电容元件11相同的电容值的虚设电容元件131，和具有与存储单元10的开关12的导通电阻相同的电阻值的电阻元件132。在本实施例中，在存储器总线13的两端尽可能多地并联配置该虚设存储单元130。
图24(b)示出的是在示于图24(a)的存储器总线电路1中一个存储单元10的开关已变成导通状态时的等效电路。在图24(b)中，设第1和第2总线布线13A、13B的布线电阻为Rb，设每个存储单元10的开关电阻和电容值分别为R1，Cm。
由于在存储器总线13上已连接上多个存储单元10，故电荷的转移路径将取决于向哪一个存储单元10转运电荷而在物理上不相同。存储器总线13的阻抗变化最大的，是成为读出和写入的对象的存储单元10的位置，从存储器总线13的最靠输入一侧变化到最靠输出一侧时的情况。计算这时的存储器总线13的阻抗的变化。
现在，假设在存储器总线13的输入侧一端已配置有(y-1)个虚设存储单元130，而在输出侧一端则已配置了x个。在成为读出和写入对象的存储单元10的位置为最靠输入一侧时，结果就变成为在存储器总线13的输入侧一端已并接有y个含有虚设存储单元130的存储单元，而在输出侧一端则已连接有含有虚设存储单元130的x个存储单元。在这种情况下，从存储器总线13的输入一侧看到的阻抗Z1用下式表示。
Z1＝{2Rb·x(R1+1/sCm)+(R1+1/sCm)2}/{2Rb·xy+(x+y)(R1+1/sCm)} …(11)另一方面，在成为读出和写入对象的存储单元的位置为最靠近输出一侧时，结果变成为在存储器总线13的输入侧一端并接有(y-1)个含有虚设存储单元130的存储单元。而在输出侧一端则并接有(x+1)个含有虚设存储单元130的存储单元。在这里，倘假设已配置于存储器总线13的输入侧一端的虚设存储单元130的个数与已配置于输出侧一端的虚设存储单元130的个数相等，则变为y-1＝x …(12)故结果变成为在存储器总线13的输入侧一端并联连接有x个含有虚设存储单元130的存储单元，在输出侧一端则并联连接有y个含有虚设存储单元130的存储单元。这种情况下的从存储器总线13的输入一侧看的阻抗Z2，可采用交换式(11)的x和y的办法来计算，结果如下Z2＝{2Rb·y(R1+1/sCm)+(R1+1/sCm)2}/{2Rb·xy+(x+y)(R1+1/sCm)} …(13)因此，成为读出和写入对象的存储单元10的位置在从存储器总线的最靠近输入一侧变化到最靠近输出一侧的情况下的阻抗的变化Zc可以采用从示于式(13)的阻抗Z2中减去示于式(11)中的阻抗Z1的办法来求如下述。
Zc＝2Rb(R1+1/sCm)/{2Rb·xy+(x+y)(R1+1/sCm)} …(14)如果其中R1＞＞Rb，则式(14)可近似如下。
Zc＝2Rb/(x+y) …(15)从式(15)可知，布线电阻Rb对阻抗的变化Zc的影响减少了1/(x+y)。就是说，采用把虚设存储单元130配置在存储器总线13的两端使得把存储单元10夹在中间的办法，就可以抑制将成为读出和写入对象的存储单元10的位置所产生的存储器总线13的阻抗的变化。
如以上说明的那样，倘采用本实施例，由于采用把虚设存储单元设于存储器总线的两端的办法可以使存储器总线的阻抗平均化，故可以抑制因读出和写入对象的存储单元的不同而产生的模拟FIFO存储器的输入输出特性的偏离，可以与读出和写入对象的存储单元的位置无关地实现稳定的输入输出特性。
第6实施例本发明的第6实施例涉及减小存储器总线的寄生电容本身的晶体管的版图。
图25是用于说明本发明的第6实施例的说明图，图中(a)示出的是现有的晶体管的版图，(b)示出的是本实施例的晶体管的版图，(c)是作为存储单元的开关使用的晶体管上寄生的漏极-源极间电容的典型图。
要减少寄生于存储器总线上的布线间电容，只要尽可能地加大存储器总线布线间的距离即可。然而如图25(c)所示，在构成存储单元10的开关12的CMOS晶体管12A上，在版图上必然性地要产生漏极-源极间电容146。这样一来，结果就变成为由存储单元10的电容元件11与CMOS晶体管12A的漏极-源极间电容146的串接构成的布线间电容寄生于存储器总线上，且该布线间电容的电容值几乎等于漏极-源极间电容146。这样的布线间电容，只要CMOS晶体管12A的漏极-源极间电容146不消失就不会消失，而且这样的布线间电容，存储单元10的个数越多越是增大，故把许多存储单元集成起来构成模拟FIFO存储器的情况下就成了严重问题。
于是在本实施例中，提出了一种在漏极-源极之间不走电力线的那样的晶体管的设计版图的方案。说起来所谓电容是借助于使电力线从一个电极通向另一电极而形成的。因此，若没有电力线通过则不会形成电容。在本实施例中着眼于这一点，采用使栅极电极在漏极-源极之间形成版图使从漏极和源极产生的电力线在栅极电极上到头的办法，防止电力线在漏极-源极之间穿过， 就不能形成漏极-源极间电容。
对此，在本实施例的晶体管的版图中，如图25(b)所示，由于在漏极143与源极141之间不留间隙地配置栅极电极，故得以防止电力线在漏极-源极之间穿行。借助于这样的版图，防止了漏极-源极间电容的产生。
如上边所说明的那样，倘采用本实施例，在作为存储单元的开关元件而使用的CMOS晶体管中，采用制作一种使电力不能在漏极-源极间穿行的版图的办法，就可以防止漏极-源极间电容的形成。这样一来，就可以减小寄生在存储器总线上的寄生电容本身。
此外，本实施例的晶体管的版图并不是仅仅适用于作为模拟FIFO存储器的存储单元的开关使用的晶体管，只要是作为切换控制器件与信号线之间的连接状态的开关器件使用的晶体管就可以应用，而且可以得到与本实施例相同的效果。
图30示出的是本发明的复位动作的效果，在该图中，(a)是不进行复位动作时的模拟FIFO存储器的频率特性，(b)是进行了本发明的复位动作时的模拟FIFO存储器的频率特性。从图30可知，采用进行本发明的复位动作的办法，模拟FIFO存储器的频率特性将变得平坦，比之现有技术来模拟FIFO存储器的输入输出特性得到了改善。
如上所述，倘采用本发明，通过采用在读出动作之前进行把存储器总线设定于规定的电位的复位动作的办法，就可以不受存储器总线的寄生电容影响地从存储单元中读出模拟信号。因此，可以减小写入时和读出时的模拟信号的误差，可以良好的精度读出已写入的模拟信号。
另外，借助于采用并行构成或垂直寻址，就可以不减小写入动作或读出动作所用的时间地进行复位动作。因此，可以得到高精度和低功耗并存的模拟FIFO存储器。
还有，采用设置虚设存储单元的办法，可以减小存储单元的寄生电容对模拟FIFO存储器的输入输出特性所施加的影响。再有，采用改善作为存储单元的开关使用的MOS晶体管的设计图形的办法可以减小存储器总线的寄生电容本身。
权利要求
1.一种使输入的模拟信号延迟规定的时间后按照输入顺序输出的模拟FIFO存储器，其特征是具备有具有存储模拟信号的多个存储单元和连接到各存储单元上并转移模拟信号的存储器总线电路，对于各存储单元依规定的顺序，介以上述存储器总线进行读出模拟信号的读出动作以及介以上述存储器总线进行写入模拟信号的写入动作，在进行读出动作之前，进行把上述存储器总线设定于规定的电位的复位动作以除去贮存在上述存储器总线的寄生电容上的电荷。
2.根据权利要求1所述的模拟FIFO存储器，其特征是上述存储单元具备以电荷的形式贮存模拟信号的电容元件和切换控制上述电容元件与上述存储器总线之间的连接状态的开关，上述开关在把相应的存储单元选定作为进行模拟信号的读出和写入的对象时，在读出动作和写入动作时变成导通状态。
3.根据权利要求2所述的模拟FIFO存储器，其特征是在上述存储器总线电路的存储单元中，具备介以上述存储器总线写入模拟信号的写入电路和介以上述存储器总线从上述存储器总线电路的存储单元中读出模拟信号的读出电路，上述存储器总线电路具备输入装置，用于在写入动作时使上述写入电路和存储器总线变成导通状态，而在读出动作时，使之变成非导通状态；输出装置，用于使上述读出电路和存储器总线在读出动作时变成导通状态，而在写入动作时变成非导通状态，在复位动作时，上述存储器总线电路借助于输入装置使写入电路和存储器总线变成非导通状态的同时，借助于输出装置使读出电路和存储器总线变成导通状态，而且使已连接到存储器总线上的所有的存储单元的开关变成截止状态，而上述读出电路则介以上述输出装置把已与存储器总线相连接的模拟信号输入端子设定规定的电位。
4.根据权利要求3所述的模拟FIFO存储器，其特征是上述存储器总线由第1和第2总线布线构成，上述读出电路具备运算放大器，其反相输入端子介以上述输出装置与上述第1总线布线相连，而同相输入端子则介以上述输出装置与上述第2总线布线相连的同时，设定了规定的电位；电容元件，设置在上述运放的反相输入端子与输出端子之间，以电荷的形式贮存模拟信号；开关，与上述电容元件并联地设置在上述运放的反相输入端子与输出端子之间，并切换控制上述运放的反相输入端子与输出端子之间的连接状态，上述开关在复位动作时变为导通状态，而在读出和写入动作时变成截止状态。
5.根据权利要求4所述的模拟FIFO存储器，其特征是上述读出电路具备有取代上述开关的第1开关和第2开关，第1开关用于切换控制上述运放的反相输入端子与具有上述规定的电位的电源之间的连接状态，第2开关用于切换控制上述运放的输出端子与具有上述规定的电位的电源之间的连接状态，上述第1和第2开关在复位动作时变为导通状态，而在读出动作时和写入动作时则变为截止状态。
6.根据权利要求1所述的模拟FIFO存储器，其特征是具备多个存储器部分，每一个都具有上述存储器总线电路，上述多个存储器部分并行地进行读出动作和写入动作，而且在一个存储器部分进行读出动作时，另一个存储器部分进行写入动作，各存储器部分在进行读出动作之前进行复位动作。
7.根据权利要求6所述的模拟FIFO存储器，其特征是上述多个存储器部分之内的一个存储器部分进行复位动作并接着进行读出动作时，另一存储器部分进行写入动作。
8.根据权利要求6所述的模拟FIFO存储器，其特征是上述多个存储器部分之内的一个存储器部分进行读出动作时，另一存储器部分进行写入动作，并接着进行复位动作。
9.根据权利要求6所述的模拟FIFO存储器，其特征是上述多个存储器部分的个数在3个以上，上述多个存储器部分之内一个存储器部分进行读出动作，且另一存储器部分进行写入动作时，上述一个和另一个存储器部分之外的存储器部分进行复位动作。
10.根据权利要求1所述的模拟FIFO存储器，其特征是具备多个上述存储器总线电路，对该多个存储器总线电路中的一个存储器总线电路进行了读出动作和写入动作时，接着，对上述一个存储器总线电路之外的存储器总线电路进行读出动作和写入动作，在对一个存储器无线电路进行读出动作和写入动作时，对接着要进行读出动作和写入动作的另一存储器总线电路进行复位动作。
11.根据权利要求10所述的模拟FIFO存储器，其特征是对各存储器总线电路的存储单元进行垂直寻址。
12.一种使输入的模拟信号延迟规定的时间后按输入顺序输出的模拟FIFO存储器，其特征是具备具有存储模拟信号的多个存储单元和连接到各存储单元上并转移模拟信号的存储器总线的存储器总线电路，上述存储单元具有以电荷的形式贮存模拟信号的电容元件和切换控制上述电容元件与存储器总线之间的连接状态的开关，上述开关在该存储单元被选择为进行模拟信号的读出和写入对象时，在读出动作和写入动作时变成导通状态，上述存储器总线电路还具备有虚设存储单元，它具有连接到上述存储器总线上的虚设电容元件。
13.根据权利要求12所述的模拟FIFO存储器，其特征是上述虚设存储单元设置在上述存储器总线的两端，使得把上述多个存储单元夹在中间。
14.一种使输入的模拟信号延迟规定的时间后按输入顺序输出的模拟FIFO存储器，其特征是具备存储模拟信号的多个存储单元和连接到各存储单元上且转移模拟信号的存储器总线，上述存储单元具有贮存模拟信号的器件和切换控制该器件与存储器总线之间的连接状态的开关，上述开关，由漏极和源极中的一方连接到存储器总线上去的同时，另一方连接到上述器件上，而且控制信号输入到栅极的MOS晶体管构成，上述MOS晶体管具有把栅极插入到漏极与源极之间以屏蔽从该MOS晶体管的漏极漏向源极的电力线的版形。
15.一种切换控制元件与信号线之间的连接状态的开关器件，其特征是由漏极与源极中的一方连接到上述元件上的同时，另一方连接到上述信号线上，控制信号输入到栅极的MOS晶体管构成，上述MOS晶体管具有栅极插入到漏极与源极之间，使得屏蔽从该MOS晶体管的漏极漏向源极的电力线的版形。
全文摘要
模拟FIFO存储器,消除模拟信号误差高精度地读出写入的模拟信号。读出模拟信号之前,把存储器总线设定于规定电位以除去存储器总线寄生电容上的电荷。在断开写入电路与存储器总线,把读出电路和存储器总线连了起来的状态下,使读出电路的开关变成导通。由于读出电路运放的同相和反相输入端子变为同一电位,故第1和第2总线布线变成同一电位。因此,寄生电容的电荷被放电。由于各存储单元的开关已变成截止状态,故已贮存于电容元件上的电荷原样不动地进行保持。
文档编号H03H19/00GK1175124SQ9711318
公开日1998年3月4日 申请日期1997年5月27日 优先权日1996年5月28日
发明者道正志郎, 栗本秀彦, 柳沢直志 申请人:松下电器产业株式会社