带检测放大器的存储装置的制作方法

专利名称：带检测放大器的存储装置的制作方法
技术领域：
本申请总的涉及与存储装置相关联的检测放大器。
背景技术：
检测放大器已广泛应用于各种存储阵列中。例如，存储阵列中的每一存储 单元可具有一用于指示该单元的状态的输出。以随机访问存储器为例，每一存 储单元可将其输出连接至如下两条位线之一BL (位线)或BLB (互补位线)。 在进行存储器读取作业之前，可将这两条位线预充电至一参考电压，其通常介 于高电压(例如VDD)与地电压之间。在读取作业期间，将一位线或互补位线 连接至一存储单元，存储于存储单元中的电荷可改变位线的电压电平。在读取 作业之后，位线与互补位线可具有两种不同的电压电平。
检测放大器可用于读取一读取作业的结果。例如，可将一检测放大器连接 至所述两条位线，以检测其电压差并放大该电压差以读出单元状态，例如逻辑 0或逻辑1。例如， 一检测放大器可具有一对对称的反相器，该对反相器具有 两个交叉耦接的完全相同的反相器。换句话说，检测放大器中的各反相器具有 相同的特性且既用于BL检测也用于BLB检测。对于此种检测放大器设计，参 考电压通常设定为VDD/2。
图l(a)图解说明一现有技术存储装置及相伴的检测电路的实例。参见图1 (a)，该存储装置具有两个存储单元IIO及115、预充电电路140、及检测放 大器150。可通过有选择地启用字线(WL) 120而对存储单元IIO进行写入并
可通过位线(BL) 130对其进行读取。类似地，可通过有选择地启用字线(WL) 125而对存储单元115进行写入并可通过互补位线(BLB) 135对其进行读取。
在一读取作业中， 一预充电电路140将通过其控制信号PRCH 145而得到 启用，从而使预充电电路140可将BL 130与BLB 135 二者预充电至一参考电 压VPR，如在图l(b)中所示。电压VPR为VDD/2，即VDD (其可为由存储装置 的共用电源端子所提供的正电压电平)的一半。在预充电过程176之后，可对 字线120施加一电压(例如VDD)，以读取对应的存储单元。在读取存储单元 110过程中，其可存储一代表逻辑"1"或逻辑"0"的电荷电平，此可分别对 应于一等于或接近于VDD的电压电平或者地电压电平。视所存储的电荷而定， 位线130—旦耦接至存储单元110，便可在图l(b)所示的电荷分享过程177期 间从其初始预充电状态VDD/2充电至一升高的电压或者放电至一变低的电压。
在读取操作之后，通过一启用线SNR 175得到启用的检测放大器150将放 大来自所述两条位线BL 130及BLB 135的信号。因此，如在图l(b)中所示开 始检测过程178。如在图l(c)及图l(d)中所示，图解说明一检测放大器的实例。 检测放大器150可包含两个相同类型及特性的反相器，此可提供一对称配置。 相应地，图l(c)及图l(d)中所示的反相器180的跳变点188与反相器182的 跳变点190相同，如在图l(e)中所示。

发明内容
在本发明的各实施例中， 一种存储装置包含呈不对称配置的至少一个检测 放大器。
在一实施例中， 一种存储装置包含一第一存储单元及一第二存储单元，其 中该第一存储单元包含一耦接至一位线的第一晶体管，而该第二存储单元包含 一耦接至一互补位线的第二晶体管。该第一晶体管与该第二晶体管的栅极端子 可分别耦接至并受控于一第一字线与一第二字线。 一第一检测放大器可耦接至 该位线及该互补位线，并具有一不对称配置。检测放大器302可加以配置，以 检测该位线与该互补位线其中之一的状态。


本文在附图的图式中所示的实施例只是对本发明进行举例说明，而非加以 限定。
图l(a)图解说明现有技术中一存储装置及一相伴的检测电路的一实例； 图l(b)为一实例性波形，用于图解说明现有技术中一存储装置的运行； 图l(C)及l(d)图解说明现有技术中一检测放大器的一实例； 图l(e)图解说明现有技术中两个具有相似配置的反相器的特性； 图2图解说明根据本发明一实施例的存储阵列装置的一方块图； 图3图解说明根据本发明一实施例的一实例性存储装置； 图4(a)图解说明根据本发明一实施例的一种检测放大器配置的一方块图； 图4(b)图解说明根据本发明一实施例的检测放大器中两个反相器的转移 特性的一实例；
图4(c)图解说明根据本发明一实施例的另一检测放大器中两个反相器的 转移特性的一实例；
图5(a)图解说明根据本发明一实施例的检测放大器的另一配置的一方块
图5(b)图解说明根据本发明一实施例的检测放大器中两个反相器的转移 特性的一实例；
图5(c)图解说明根据本发明一实施例的另一检测放大器中两个反相器的 转移特性的一实例；
图6图解说明一实例性波形，用于图解说明根据本发明一实施例的检测放 大器的运行；
图7图解说明另一实例性波形，用于图解说明根据本发明一实施例的检测 放大器的运行；
图8图解说明根据本发明一实施例，当存储单元340存储一逻辑"0"时 BL及BLB的实例性波形;
图9图解说明根据本发明一实施例，当存储单元340存储一逻辑"1"时 BL及BLB的实例性波形;
图10图解说明根据本发明一实施例， 一通过共享某些晶体管而提供一不 对称检测放大器的实例；
图11图解说明根据本发明一实施例，另一通过共享某些晶体管而提供一 不对称检测放大器的实例；及
图12图解说明根据本发明一实施例，对检测放大器的启用进行控制的一 实例。
具体实施例方式
本发明的实例性实施例可包括一通信耦合至检测放大器的存储阵列，这些 检测放大器包含耦接至位线及互补位线的不对称电路。图2为一方块图，其图 解说明一存储阵列装置200的一实例性实施例。存储阵列装置200包括耦接至 一存储阵列206的一行解码器202及一列解码器204。在该实施例中，各位线 208通过列解码器204耦接至一检测放大器210。在一实施例中，检测放大器 210可包括不对称电路，该不对称电路经配置以检测与存储阵列206的存储单 元(未显示)相关联的电压(对应于所存储的"1"或"0")的变化。这一及 其他实例性实施例可包括能精确地读取先前被认为不能读取的存储单元的能 力，从而有效地提高可用存储器的良率。
在各实施例中，该不对称电路可使用具有不同特性的各种半导体装置来实 作，例如使用具有不同的沟道宽度(W)对沟道长度(L)之比(例如(W/L)) 的晶体管。本发明的实例性实施例可通过对位线及互补位线进行预充电而使存 储装置的参考电压具有灵活性，及/或使用于检测位线或互补位线的电压电平 状态的参考电压具有灵活性。在某些实施例中，可因不需要一单独的电源或预 充电电压产生电路来产生位线预充电电压而降低存储装置的功耗。在某些实施 例中，可因改变预充电电压而减少为能够检测存储单元状态所需要的电荷。相 应地，可延长数据保持时间并可降低对存储器数据进行频繁刷新所消耗的功
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图3图解说明一可包含于一存储阵列装置200中的存储装置300的一实例 性实施例。在该实施例中，存储装置300包括一存储单元340、 一存储单元345、 一预充电电路360、及一检测放大器电路305。可通过有选择地启用字线(WL) 350而对存储单元340进行写入并可通过位线(BL) 330对其进行读取。类似 地，可通过有选择地启用字线(WL) 355而对存储单元345进行写入并可通过
互补位线(BLB) 335对其进行读取。预充电电路360可用于通过对PRCH端子 进行控制来控制对BL及BLB的预充电，并将这两条线预充电至预充电参考电 压VPR。
在一实例性实施例中，检测放大器电路305包括一检测放大器302及一检 测放大器304。对于放大来自BL及BLB的信号而言，这两个检测放大器302及 304可以是不对称的。在一实施例中，检测放大器302可包括两个交叉耦接的 反相器310 (INV1)及315 (INV2)，且检测放大器304可包括另两个交叉耦 接的反相器320 (INV3)及325 (INV4)。在另一实施例中， 一反相器可包括 一 PMOS (P型)晶体管及一 画OS (N型)晶体管，该PMOS晶体管与NMOS晶体 管将其栅极端子耦接于一起。 一个或多个不对称检测放大器用于提供两个或更 多个具有不同特性(例如不同的转移特性函数或不同的电特性)的反相器。在 一实施例中，反相器310可具有不同于反相器315的转移(或放大)特性函数， 且反相器320可具有不同于反相器325的转移(或放大)特性函数。例如，反 相器对310与315及/或反相器对320与325的跳变点可能会因PMOS晶体管的 不同的沟道宽度对沟道长度之比或者丽OS晶体管的不同的沟道宽度对沟道长 度之比而不相同。在另一实施例中，反相器310的PM0S晶体管具有不同于反 相器315的PM0S晶体管的电特性。例如，反相器310的PM0S晶体管的阈电压 可大于反相器315的PMOS晶体管的阈电压，此使反相器310的逻辑阈电压较 大。因此，在各实施例中，可通过分别改变每一反相器的实体尺寸而获得检测 放大器的不对称配置。
检测放大器302可受控于一启用线SNR 312，而检测放大器304可受控于 一启用线SNL 322。检测放大器电路305可耦接至一对位线(例如一 BL 330及 一BLB 335)，并可检测BL 330及BLB 335上的信号。在该实例中，存储单元 340及存储单元345分别耦接至BL 330及BLB 335，并分别受控于一 WL 350 及一 WL 355。 BL 330及BLB 335耦接至预充电电路360，预充电电路360则受 控于预充电启用线PRCH并耦接至预充电参考电压VPR。
在一实例中，受控于SNR 312的检测放大器302可用于从BL 330读取存 储单元340,而受控于SNL 322的检测放大器304可用于从BLB 335读取存储 单元345。在某些实例中，可分别将这两条启用线SNR 312与SNL 322启用。
然而，也可同时将SNR 312与SNL 322启用，以同时读取存储单元340及存储 单元345。在此种运行模式下，存储单元340及存储单元345可存储互补的值。 在另一实例性实施例中，检测放大器电路305可包括其中一个检测放大器 检测放大器302或检测放大器304。检测放大器电路305可因而每次检测该位 线与该互补位线其中之一的状态。例如，如在图3中所示，检测放大器电路305 包括一个检测放大器302，检测放大器302具有不对称电路，即反相器310的 转移特性函数不同于反相器315。存储单元340及存储单元345分别耦接至位 线(BL) 330及互补位线(BLB) 335。视反相器310及反相器315的转移特性 函数而定，检测放大器302可通过位线(BL) 330读取存储单元340，或者通 过互补位线(BLB) 335读取存储单元345。例如，如果反相器310的跳变点低 于反相器315的跳变点，则检测放大器302可访问存储单元340。然而，如果 反相器310的跳变点高于反相器315的跳变点，则检测放大器302可访问存储 单元345。
可对检测放大器电路305使用各种配置来提供一不对称结构。图4(a)图解 说明检测放大器302、 304的一个实施例的逻辑方块图。检测放大器302包括 相互交叉耦接的一反相器310与一反相器315，而检测放大器304可具有相互 交叉耦接的一反相器320与一反相器325。
图4(b)图解说明反相器310及反相器315的转移特性函数的一实例。参见 图4(b)，左侧曲线对应于反相器310,而右侧曲线对应于反相器315。在该实 例中，反相器310的跳变点(V跳变l)低于反相器315的跳变点(V跳变2)。 换句话说，反相器310比反相器315更"可驱动"，此意味着反相器310可比 反相器315驱动更大的负载。
图4(c)图解说明反相器320及反相器325的转移特性函数的一实例。参见 图4(c)，左侧曲线对应于反相器325，而右侧曲线对应于反相器320。在该实 例中，反相器325的跳变点(V跳变4)低于反相器320的跳变点(V跳变3)。 换句话说，反相器325比反相器320更"可驱动"，此意味着反相器325可比 反相器320驱动更大的负载。
图3中检测放大器电路305的第二配置在概念上类似于第一配置，但这两 个检测放大器中每一个的不对称性均颠倒，如在图5(a)-(c)中所示。图5(a)
图解说明此种配置的一实例性方块图。参见图5(a)，检测放大器302可具有相 互交叉耦接的一反相器310a与一反相器315a，而检测放大器304可具有相互 交叉耦接的一反相器320a与一反相器325a。图5 (b)图解说明反相器310a及 反相器315a的转移特性函数的一实例。参见图5(b)，左侧曲线对应于反相器 315a，而右侧曲线对应于反相器310a。在该实例中，反相器315a的跳变点(V 跳变2)低于反相器310a的跳变点(V跳变l)。换句话说，反相器315a比反 相器310a更"可驱动"。
图5(c)图解说明反相器320a及反相器325a的转移特性函数的一实例。参 见图5(c)，左侧曲线对应于反相器320a，而右侧曲线对应于反相器325a。在 该实例中，反相器320a的跳变点(V跳变3)低于反相器325a的跳变点(V跳 变4)。换句话说，反相器320a比反相器325a更"可驱动"。
视存储器电路设计及参考电压电平而定，可使用一个或多个检测放大器的 各种配置。在一实例性实施例中，可根据包括VPR的电平在内的各种考虑因素 来调整检测放大器的配置及反相器的转移特性函数。在许多实例中，可使用具 有不对称设计的一个或多个检测放大器来实现VPR的电平的灵活性。在某些实 例中，VPR可在各种条件下偏离VDD/2或者所设计的预充电参考电压，以利于 根据检测放大器电路的设计或特性来实现电路的功能。例如，可因制造工艺、 材料或运行条件的变化而根据检测放大器的特性来调整VPR。在某些其他实例 性实施例中，可根据为调整存储装置的性能或运行特性而提供的VPR电平来设 计及/或调整检测放大器或其他特性。例如，如果VPR是或接近VDD，则根据一 实例，可对检测放大器或其特性进行设计或调整，以改变电压电平检测特性， 如参照图4(b)、 4(c) 、 5(b)及5(c)中的转移特性函数所示。
在一实例性实施例中，可使用一V增大-V减小比较来选择一配置。例如， 当存储单元340存储一代表逻辑"1"的电压电平时，其可在BL上相对于VPR 产生一小的电压增大量V增大。类似地，当存储单元340存储一代表逻辑"0" 的电压电平时，其可在BL上相对于VPR产生一小的电压减小量V减小。如果V 增大小于V减小，则存储装置的检测放大器可使用一相同于或类似于图 4(a)-4(c)中所示的配置。而如果V增大大于V减小，则存储装置的检测放大 器可使用一相同于或类似于图5(a)-5(c)中所示的配置。
下文将图解说明根据本发明的检测放大器实例的运行。在一实例中，可将
VPR设定为一高于VDD/2的电平，例如介于VDD/2与VDD之间的某个值。作为 一例示性实例，当V增大小于V减小时，存储单元340可使用一类似于参照图 4(a)-4(c)所述及所示的检测放大器来存储一代表逻辑"1"的电压电平。图6 图解说明一实例性波形，用于图解说明检测放大器的运行。参见图6，存储装 置的读取作业可具有三个阶段预充电(均等化)，电荷共享，及检测阶段。 在一实例中，可使用一介于地电平与VDD电平之间且高于VDD/2的电平。在预 充电阶段期间，BL与BLB二者的电平均被预充电至VPR。在电荷分享期间，字 线被激活，以允许BL及/或BLB分享存储于对应存储单元中的电荷(或者受一 电压电平影响)。在电荷分享之后，BL上的电压电平可变得略高于VPR，换句 话说，产生一小的电压增大量V增大，而BLB上的电压则接近或处于VPR电平。 在一实施例中，为放大BL与BLB电平之差，可对BL使用一更可驱动的反 相器，例如图4(a)中所示的反相器310，以将BLB上的电压电平向下推至一较 低的电平。然后，BLB输入端上的降低的电压电平可使反相器315将BL上的电 压电平朝VDD上拉。相应地，在检测阶段接近结束时，可从BL上读出一逻辑 "1"状态。在该实施例中，该不对称的检测放大器可提供一种用于区分BL与 BLB中的电压差的有效解决方案，并使预充电参考电压具有灵活的电平。
图7图解说明一实例性波形，以用于图解说明检测放大器的运行。在该实 施例中，存储单元340存储一代表逻辑"O"的电压电平。参见图7，在电荷分 享之后，BL的电压电平可变得略低于VPR，换句话说，产生一小的电压减小量 V减小，而BLB的电压电平则可处于或接近VPR电平。因此，将栅极耦接至BLB 的反相器310的输入电压低于将栅极耦接至BLB的反相器315。使用上文所图 解说明的检测放大器302的不对称配置，反相器310比反相器315更"可驱动"。 然而，通过对跳变点进行设计，反相器315将不会下拉BLB的电压电平。在某 些实例中，此种不对称配置可为V跳变1及V跳变2提供更灵活的范围。例如， V跳变1及V跳变2 二者可均高于在电荷分享之后所取样得到的BL电压电平、 但低于VPR 360。在该实例中，反相器315可将BL电压电平朝地电平推动。而 且通过以BL上的较低电平作为其输入，反相器310可将BLB电压电平朝VDD 上拉。相应地，在检测阶段接近结束时，可从BL上读出一逻辑"0"状态。
当V增大大于V减小时，检测放大器也可具有一类似于或相同于图
5(a)-5(c)中所示的配置。图8图解说明当存储单元340存储一逻辑"0"时 (即产生V减小时)的实例性BL及BLB波形。图9图解说明当存储单元340 存储一逻辑"l"时(即产生V增大时)的实例性BL及BLB波形。尽管以上 实例是图解说明当VPR高于VDD/2时存储单元的检测放大器运行，然而当VPR 低于VDD/2时，也可类似地解释存储单元的检测放大器运行。
图10图解说明一通过共享某些晶体管而提供一不对称检测放大器的实例。 参见图10， 一 PMOS晶体管1005及一 PMOS晶体管1010可由两组不对称检测放 大器共用。在一实例中，PMOS晶体管1005与一丽OS晶体管1015可形成一第 一反相器，而PMOS晶体管1010与一 醒OS晶体管1020可形成一第二反相器。 这两个交叉耦接的第一与第二反相器可形成一第一检测放大器。另外，PMOS晶 体管1005与一 画OS晶体管1025可形成一第三反相器，而PMOS晶体管1010 与一 画OS晶体管1030可形成一第四反相器。这两个交叉耦接的第三与第四反 相器可形成一第二检测放大器。在某些实例中，此种共用晶体管配置可减少检 测放大器电路所需的晶体管数量，并可减小一存储装置所占据的芯片空间或面 积。
可将其中一组或将这两组检测放大器都设计成具有一不对称结构。例如， 丽OS晶体管1015与1020可具有不同的特性，例如不同的转移特性函数(例如， 反相器的不同跳变点)或者不同的电特性(例如反相器的不同阈电压)。在一 实例中，可将晶体管1015的驱动强度(即沟道宽度对沟道长度之比)(W/L) 1015及晶体管1020的驱动强度(W/L) 1020设计成具有某一物理关系。例如，
(W/L) 1015/ (W/L) 1020之比可介于0. 25至4、甚至0. 1至10的范围内， 此视例如组件设计、晶体管阈值、装置应用等各种因素而定。在一实例中，
(W/L) 1015/ (W/L) 1020之比可为2/3。类似地，NMOS晶体管1025与1030 可具有不同的特性，例如不同的转移特性函数。可将晶体管1025的驱动强度
(W/L) 1025及晶体管1030的驱动强度(W/L) 1030设计成具有某一物理关系。 在一实例性实施例中，(W/L) 1025/ (W/L) 1030之比可介于0. 25至4、甚至 0. 1至10的范围内，此视例如组件设计、晶体管阈值、装置应用等各种因素而 定。在一实例中，(W/L) 1025/ (W/L) 1030之比可为3/2。
另外，在一实例中，可将(w/L) 1015/ (W/L) 1020之比及(W/L) 1025/ (W/L) 1030之比设计成具有某一物理关系或者近似相同。具体而言，腿0S 1015 的驱动强度对醒OS 1020的驱动强度之比可等于画OS 1030的驱动强度对丽OS 1025的驱动强度之比。例如，当(W/L) 1015/(W/L) 1020之比为2/3时，(W/L) 1025/ (W/L) 1030之比可为3/2。然而，上面所示的各种参数之比只是实例性 的，且也可根据例如组件设计、晶体管阈值、装置应用等各种因素而使用其他 比值及各种比值的组合。另外，可将各晶体管阈值与各W/L比值相互独立地或 相结合地加以设计，以获得类似的结果。换句话说，可改变每一晶体管的W/L 比值，以形成反相器的某些特性以及每一检测放大器的不对称性或对称性。
图11图解说明另一使用某些共用的晶体管来提供一不对称检测放大器的 实例。参见图ll，丽OS晶体管1115及1120可由两组不对称检测放大器共用。 在一实例中，簡OS晶体管1115与一 PMOS晶体管1105可形成一第一反相器， 而画OS晶体管1120与一 PMOS晶体管1110可形成一第二反相器。这两个交叉 耦接的第一与第二反相器可形成一第一检测放大器。另外，醒0S晶体管1115 与一 PMOS晶体管1125可形成一第三反相器，而應OS晶体管1120与一 PMOS 晶体管1130可形成一第四反相器。这两个交叉耦接的第三与第四反相器可形 成一第二检测放大器。在某些实例中，此种共用晶体管配置可减少检测放大器 电路所需的晶体管数量，并可减小一存储装置所占据的芯片空间或面积。为对 这两组检测放大器提供不同的特性，例如不同的转移特性函数，第一组PMOS 晶体管1105及1110可具有不同于第二组PM0S晶体管1125及1130的配置。
可将其中一组或将这两组检测放大器都设计成具有一不对称结构。例如， PMOS晶体管1105与1110可具有不同的特性，例如不同的转移特性函数(例如， 反相器的不同跳变点)或者不同的电特性(例如反相器的不同阈电压)。在一 实例中，可将晶体管1105的驱动强度(W/L) 1105及晶体管1110的驱动强度 (W/L) 1110设计成具有某一物理关系。例如，(W/L) 1105/ (W/L) 1110之 比可介于O. 25至4、甚至0. 1至10的范围内，此视例如组件设计、晶体管阈 值、装置应用等各种因素而定。在一实例中，(W/L) 1105/ (W/L) 1110之比 可为2/3。类似地，PMOS晶体管1125与1130可具有不同的特性，例如不同的 转移特性函数。在一实例性实施例中，可将晶体管1125的驱动强度(W/L) 1125及晶体管1130的驱动强度(W/L) 1130设计成具有某一物理关系。例如，(W/L) 1125/ (W/L) 1130之比可介于0.25至4、甚至0. 1至11的范围内，此视例如 组件设计、晶体管阈值、装置应用等各种因素而定。在一实例性实施例中， (W/L) 1125/ (W/L) 1130之比可为3/2。
另外，在一实例性实施例中，可将(W/L) 1105/ (W/L) 1110之比及(W/L) 1125/ (W/L) 1130之比设计成具有某一物理关系或者近似相同。然而，上面所 示的各种参数之比只是实例性的，且也可根据例如组件设计、晶体管阈值、装 置应用等各种因素而使用其他比值及各种比值的组合。相应地，可将各晶体管 阈值与各W/L比值相互独立地或相结合地加以设计，以获得类似的结果。换句 话说，可改变每一晶体管的W/L比值，以形成反相器的某些特性以及每一检测 放大器的不对称性或对称性。
图12图解说明一对检测放大器的启用进行控制的实例。参见图12， SNR 及SNL可受一控制单元1210控制，以通过各种方法控制其中一个或这两个检 测放大器的激活。在一实例性实施例中，可使用一熔丝盒作为一控制单元。在 加电期间或者在熔丝熔断后，可启用SNR 312及SNL 322或者其中之一。在另 一实例性实施例中，可使用一金属丝控制检测放大器的激活。在其他实例性实 施例中，可使用一自动探测单元自动地探测哪一检测放大器需要激活。
根据本发明的一实施例，这两个不对称检测放大器可使用两条单独的启用 线(例如图3、 IO或11中所示的SNR及SNL)来独立运行。在某些实例中，每 次仅将这两条启用线中的一条置高。在其他实例中，可对存储器进行配置，使 参照图3所述的存储单元340及存储单元345始终包含互补值。在一实例中， 则可同时读出这两个单元，且可将SNR及SNL同时置高。在该实例中，这两个 单元可耦接至两条单独的字线、及两个检测放大器，其中一个或这两个检测放 大器可均为不对称的并可同时激活。并且，这两个检测放大器的特性可影响这 两个检测放大器对BL及BLB信号的组合影响。
根据上文说明可以看出，本发明涉及一种具有一可不对称配置或不对称运 行的检测放大器的存储装置。所属领域的技术人员将了解，可对上文所述各实 施例作出改动，此并不背离本发明的广义发明概念。因此，应了解，本发明并 非仅限于所揭示的特定实施例，而是打算将各种修改形式涵盖于由随附权利要 求书所界定的本发明的精神及范围内。
权利要求
1. 一种存储装置，其包含一第一存储单元及一第二存储单元，其中所述第一存储单元包含一耦接至一位线的第一晶体管，且该第二存储单元包含一耦接至一互补位线的第二晶体管；一第一字线及一第二字线，其中所述第一晶体管及所述第二晶体管包含分别耦接至并受控于所述第一字线及所述第二字线的一第一栅极端子及一第二栅极端子；以及一第一检测放大器，其耦接至所述位线及所述互补位线，其中所述第一检测放大器具有一不对称配置并经配置以检测所述位线与所述互补位线至少其中之一的一状态。
2. 如权利要求l所述的存储装置，其特征在于所述第一检测放大器包含 一第一反相器及一第二反相器，所述第一反相器与所述第二反相器交叉耦接， 所述第一反相器的输入端耦接至所述位线且所述第一反相器的输出端耦接至 所述互补位线，而所述第二反相器的输入端耦接至所述互补位线且所述第二反 相器的输出端耦接至所述位线。
3. 如权利要求2所述的存储装置，其特征在于所述第一反相器及所述第 二反相器分别包含一 P型晶体管及一 N型晶体管，且根据与所述第一反相器相 关联的所述P型或N型晶体管其中之一和与所述第二反相器相关联的相同P型 或N型晶体管的一不同的沟道宽度对沟道长度之比而将所述第一反相器与所述 第二反相器配置成具有不同的转移特性函数。
4. 如权利要求3所述的存储装置，其特征在于与所述第一反相器相关联 的所述P型或N型晶体管其中之一的所述沟道宽度对沟道长度之比相对于与所 述第二反相器相关联的所述相同P型或N型晶体管的所述沟道宽度对沟道长度 之比的比值介于O. l与IO之间。
5. 如权利要求3所述的存储装置，其特征在于与所述第一反相器相关联 的所述P型或所述N型晶体管其中之一的阈电压不同于与所述第二反相器相关 联的所述相同P型或N型晶体管的阈电压。
6. 如权利要求l所述的存储装置，其特征在于进一步包含一耦接至所述 位线及所述互补位线的第二检测放大器，所述第二检测放大器经配置以检测所 述位线与所述互补位线至少其中之一的一状态。
7. 如权利要求6所述的存储装置，其特征在于所述第二检测放大器具有 一不对称配置或一对称配置。
8. 如权利要求7所述的存储装置，其特征在于所述第二检测放大器包含 一第三反相器及一第四反相器，所述第三反相器与所述第四反相器交叉耦接， 所述第三反相器的输入端耦接至所述位线且所述第三反相器的输出端耦接至 所述互补位线，而所述第四反相器的输入端耦接至所述互补位线且所述第四反 相器的输出端耦接至所述位线。
9. 如权利要求8所述的存储装置，其特征在于所述第三反相器及所述第 四反相器分别包含一P型晶体管及一N型晶体管，且根据与所述第三反相器相 关联的所述P型或N型晶体管其中之一和与所述第四反相器相关联的相同P型 或N型晶体管的一不同的沟道宽度对沟道长度之比而将所述第三反相器与所述 第四反相器配置成具有不同的转移特性函数。
10. 如权利要求9所述的存储装置，其特征在于所述第一反相器包含一第 一 P型晶体管及一第一 N型晶体管，所述第三反相器包含一第二 P型晶体管及 所述第一 N型晶体管，所述第二反相器包含一第三P型晶体管及一第二 N型晶 体管，所述第四反相器包含一第四P型晶体管及所述第二N型晶体管。
11. 如权利要求9所述的存储装置，其特征在于所述第一反相器包含一第 一 P型晶体管及一第一 N型晶体管，所述第三反相器包含所述第一 P型晶体管 及一第二 N型晶体管，所述第二反相器包含一第二 P型晶体管及一第三N型晶 体管，所述第四反相器包含所述第二 P型晶体管及一第四N型晶体管。
12. 如权利要求9所述的存储装置，其特征在于与所述第三反相器相关联 的所述P型或N型晶体管其中之一的所述沟道宽度对沟道长度之比相对于与所 述第四反相器相关联的所述相同P型或N型晶体管的所述沟道宽度对沟道长度 之比的比值介于0. 1与IO之间。
13. 如权利要求9所述的存储装置，其特征在于所述第二检测放大器是对 称的，基于与所述第三反相器相关联的所述P型或N型晶体管其中之一和与所 述第四反相器相关联的所述相同P型或N型晶体管的一相同的沟道宽度对沟道 长度之比，所述第三反相器与所述第四反相器具有相同的转移特性函数。
14. 如权利要求6所述的存储装置，其特征在于所述第一检测放大器与所述第二检测放大器同时激活以分别检测所述第一存储单元与所述第二存储单元。
15. 如权利要求6所述的存储装置，其特征在于进一步包含一耦接至所述 第一放大器与所述第二检测放大器的控制单元，所述控制单元经配置以控制所 述第一检测放大器与所述第二检测放大器其中之一或二者的激活。
16. —种存储阵列装置，其包含一存储单元阵列，其包含存储单元并耦接至一第一解码器及一第二解码器，每一存储单元包含一位线及一互补位线；以及一检测放大器电路，其耦接至所述第一解码器以及所述位线及所述互补位 线，所述检测放大器电路包含一具有一不对称配置的第一检测放大器，以用于 检测一存储单元的所述位线与所述互补位线至少其中之一的一状态。
17. 如权利要求16所述的存储阵列装置，其特征在于所述检测放大器电 路进一步包含一耦接至所述位线及所述互补位线的第二检测放大器，所述第二 检测放大器经配置以检测所述位线与所述互补位线至少其中之一的一状态。
18. 如权利要求16所述的存储阵列装置，其特征在于所述第一检测放大 器包含一第一反相器及一第二反相器，所述第一反相器及所述第二反相器交叉 耦接，所述第一反相器与所述第二反相器中的每一个均包含一 P型晶体管及一 N型晶体管，且根据与所述第一反相器相关联的所述P型或N型晶体管其中之 一和与所述第二反相器相关联的相同P型或N型晶体管的一不同的沟道宽度对 沟道长度之比而将所述第一反相器与所述第二反相器配置成具有不同的转移 特性函数。
19. 如权利要求18所述的存储装置，其特征在于与所述第一反相器相关 联的所述P型或所述N型晶体管其中之一的阈电压不同于与所述第二反相器相 关联的所述相同P型或N型晶体管的阈电压。
20. 如权利要求17所述的存储阵列装置，其特征在于所述第二检测放大 器包含一第三反相器及一第四反相器，所述第三反相器及所述第四反相器交叉 耦接，所述第三反相器与所述第四反相器中的每一个均包含一P型晶体管及一N型晶体管，且根据与所述第三反相器相关联的所述P型或N型晶体管其中之 一和与所述第四反相器相关联的相同P型或N型晶体管的一沟道宽度对沟道长 度之比而将所述第三反相器与所述第四反相器配置成具有相同或不同的转移 特性函数。
21. 如权利要求20所述的存储装置，其特征在于所述第一反相器包含一 第一 P型晶体管及一第一 N型晶体管，所述第三反相器包含一第二 P型晶体管 及所述第一 N型晶体管，所述第二反相器包含一第三P型晶体管及一第二 N型 晶体管，所述第四反相器包含一第四P型晶体管及所述第二N型晶体管。
22. 如权利要求20所述的存储装置，其特征在于所述第一反相器包含一 第一 P型晶体管及一第一 N型晶体管，所述第三反相器包含所述第一 P型晶体 管及一第二 N型晶体管，所述第二反相器包含一第二 P型晶体管及一第三N型 晶体管，所述第四反相器包含所述第二 P型晶体管及一第四N型晶体管。
23. 如权利要求17所述的存储阵列装置，其特征在于所述第一检测放大 器与所述第二检测放大器经配置以同时激活不同的存储单元。
24. 如权利要求17所述的存储装置，其进一步包含一耦接至所述第一放 大器与所述第二检测放大器的控制单元，所述控制单元经配置以控制所述第一 检测放大器与所述第二检测放大器其中之一或二者的激活。
全文摘要
本发明提供一种存储装置，其包含一第一存储单元及一第二存储单元。该第一存储单元包含一耦接至一位线的第一晶体管，而该第二存储单元包含一耦接至一互补位线的第二晶体管。该第一晶体管包含一耦接至一第一字线的第一栅极端子。该第二晶体管包含一耦接至一第二字线的第二栅极端子。该第一晶体管与该第二晶体管分别受该第一字线与该第二字线控制。一具有不对称配置的第一检测放大器耦接至该位线及该互补位线，并能够检测该位线与该互补位线至少其中之一的状态。
文档编号G11C7/06GK101393767SQ200710152919
公开日2009年3月25日 申请日期2007年9月21日 优先权日2007年9月21日
发明者吴忠政, 方宏基, 李文杰, 郑智元, 陈景文 申请人:科统科技股份有限公司