半导体存储装置的制作方法

专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及包含多个不同种存储器的复合型存储器半导体装置， 并涉及其组合、其控制方法、还涉及多芯片模块的安装构造。
技术背景本说明书中参照到的文献的列表如下，文献的参照以文献号码为 准。[文献l]: LRS1337 Stacked Chip 32M Flash Memory and 4M SRAM Data Sheet(2000年4月 21日检索、因特网< URL:http:〃www.sharpsma.com/index.html > )、[文献2特开平 5-299616号公报(对应欧洲专利公开公报566， 306号、1993年10月 20日)、[文献3:特开平7-146820号公报、[文献4:特开2001-5723 号公报。[文献1揭示一种复合型半导体存储器，其闪存器(flash memory) (32M bit容量)及SRAM(4M bit容量)通过堆栈芯片被一体密封在 FBGA型封装体中。闪存器及SRAM对在FBGA型封装体的输入输 出电极其地址输入端子及数据输入输出端子共通化。但各控制端子各 自独立。文献21的图17揭示一种复合型半导体存储器，其中闪存器芯片 及DRAM芯片一体密封在引线框型封装体中。又，图1中，其闪存 器及DRAM对在封装体的输入输出电极的地址输入端子、数据输入 输出端子及控制端子被共通化而输入输出。[文献3]的图l显示一种统，其由作为主存储装置的闪存器、 快取存储器、控制器及CPU所构成.[文献4]的图2显示为一种半导体存储器，其由闪存器、DRAM 及传送控制电路所构成。本发明人等在本发明之前曾对移动电话及其所使用的闪存器及 SRAM的1封装体中所安装的存储模块进行研究。移动电话所处理的应用程序、数据、工作区随着移动电话的附加 功能(音乐或游戏等配送等)的增加而增大，可预见将需要存储容量更 大的闪存器或SRAM。再者，最近移动电话的高功能化非常普遍，大 容量存储器的需求因而提高。目前，移动电话所用的闪存器釆用称为NOR方式的存储器阵列 方式的NOR型闪存器。NOR方式降低存储单元阵列的寄生电阻的阵 列方式，其对并联连接的存储单元以2个中1个的比例设置金属位线 接点，以求低电阻化。因此读取时间约80ns，与大容量中速SRAM的 读取时间大致相同。但是，相反地，由于必须对每2个存储单元设置 l个接点，故接触部占芯片面积的比例高，每l位的存储单元的面积 大，无法应付大容量化的要求。代表性大容量闪存器中有存储器阵列使用AND方式的AND型 闪存器及使用NAND方式的NAND型闪存器。这种闪存器对16 ~ 128 个存储单元设置l个位线接点，故可实现高密度的存储器阵列。因此， 每1位元的每一存储单元的面积可小在NOR型FLASH,可符合大容 量化的需求。但是，相反地，输出最初的数据为止的读取时间约25ns 到50jis，较慢，难以与SRAM取得匹配性。闪存器即使在电源切断时也可保持数据，但SRAM为了在移动 电话电源切断之时也可保持数据而连接到电源。为了长期保持数据， SRAM的数据保持电流越小越好。但是，大容量SRAM有存储器容量 越大数据保存电流越大的问题，且栅极漏电流增大会造成数据保持电 流增加等问题。这是由于为了得到大容量SRAM，使用细微加工将 MOS电晶体的氧化绝缘膜薄膜化，使得隧道电流从栅极流到基板，导 致数据保持电流增加的缘故。如此可得知，在SRAM的大容量化的同 时要降低数据保持电流，越来越困难
发明内容
因此，本发明的目的之一即为得到存储容量大且可高速读取、写入的ROM及存储容量大且数据保持电流少的RAM。本发明的代表性手段的一例下所示。即， 一种半导体存储装置， 特征在于包含非易失性存储器，其具有第l读取时间；随机存取存 储器，其具有第2读取时间，其读取时间较所述第l读取时间短100 倍以上；控制电路，其与所述非易失性存储器及所述随机存取存储器 连接，并用于控制对所述随机存取存储器及所述非易失性存储器的存 取；及多个输入输出端子，与所述控制电路连接，其中，所述控制电 路按照从所述多个输入输出端子输入的信号，控制非易失性存储器和 所述随机存取存储器之间的数据传送。此时，控制电路只要进行控制，事先将闪存器的数据的至少一部 分从非易失性存储器传送到DRAM即可。对非易失性存储器的写入， 在先写入RAM后，在从半导体装置外收到存取要求时，再将RAM 的数据写入非易失性存储器即可。再者，控制电路也可进行控制，以 从半导体装置外隐藏RAM为DRAM时的更新。如上所述，本发明的存储模块沿用SDRAM接口方式，在DRAM 中预设一个可复制FLASH的一部分数据或全部数据的区域，并预先 将数据从FLASH传送到DRAM,因而可以与DRAM同等的速度读 出FLASH的数据。对FLASH写入时，可以先将数据写入DRAM, 再视需要写回FLASH,故数据的写入速度也与DRAM相当。在存储 模块的内部，从FLASH读取时，进行错误检测，在写入时，对在未 正确写入的不良地址进行替代处理，故可高速处理，且可保持可靠度。 再者，由于使用大容量DRAM，除了可复制FLASH的数据的区域外， 也可确保大容量的工作区域，而符合移动电话的高功能化的需求。数据更新管理电路CPB所保持的DRAM的地址信息中，将对 FLASH的写入结束时的地址信息清除，并将对应于所保持的地址的数 据全部写入FLASH,则数据更新管理电路CPB的地址信息全部被清 除。所有的数据从DRAM传送到FLASH后，切断DRAM的电源。通过切断电源，可节约电力。


图l所示为使用了本发明的存储模块的构成图。图2所示为显示图1的CHIP2的一例的区块图。图3所示为使用了本发明的存储模块的地址映像的一例的说明图。图4所示为使用了本发明的存储模块的地址映像的一例的说明图。图5所示为使用了本发明的存储模块在电源投入时的动作的一例的图。图6所示为从本发明的存储模块内的FLASH对DRAM传送数 据的动作的流程的流程图。图7所示为从本发明的存储模块内的DRAM对FLASH传送数 据的动作的流程的流程图。图8A-B所示为对本发明的存储模块内的DRAM进行读取动作 及写入动作的流程的流程图。图9所示为图2所示的数据更新管理电路CPB的动作的一例的图。图10所示为本发明的存储模块在断电时的动作的流程的流程图。 图ll所示为来自存储模块外部的栽入命令造成的DRAM的动作 的一例的图。图12所示为来自存储模块外部的储存命令造成的DRAM的动作 的一例的图。图13A-B所示为本发明的存储模块内对DRAM的的读取动作及 写入动作的一例的图。图14所示为储存命令造成的对DRAM的读取动作进行时，从外 部对DRAM产生读取动作时从DRAM的读取动作的一例的图，图15所示为图l所示的FLASH的一构成例的区块图。图16所示为从图15所示的FLAH读取数据时时时序图的一例.
图n所示为使用了本发明的存储模块的一构成例的图。图18所示为图17所示的FLASH的一构成例的区块图。图19所示为从图18所示的FLAH读取数据的时序图的一例。图20所示为DRAM的一构成例的区块图。图21所示为使用了本发明的存储模块的构成图。图22所示为图22的CHIP2的一例的区块图。图23所示为使用了本发明的存储模块的地址映像的一例的说明图。图24所示为使用了本发明的存储模块的地址映像的一例的说明图。图25所示为使用了本发明的存储模块在电源投入时的动作的一 例的图。图26为使用了本发明的存储模块在电源投入时的动作的一例的图。图27A-C所示为对本发明的存储模块存取的优先顺序及动作的 一例的图。图28A-B所示为来自存储模块外部的载入命令及储存命令所造成的DRAM的动作的一例的图。图29A-B所示为栽入命令及储存命令对DRAM进行存取时，从外部对DRAM产生存取时DRAM的动作的一例的图。图30所示为使用了本发明的存储模块的时序图一例。图31所示为使用了本发明的存储模块的时序图的一例。图32所示为SRAM的一构成例的区块图。图33A-B所示为本发明的存储模块的安装形态的一例。图34A-B所示为本发明的存储模块的安装形态的一例。图35所示为使用了本发明的存储模块的构成图。图36所示为图35的CHIP2的一例的区块图。图37所示为使用了本发明的存储模块的地址映像的一例的说明图。 图38A-C所示为从外部同时对DRAM进行存取及更新的情形的 说明图。图39A-C所示为同时从外部存取DRAM及从内部存取DRAM存取的情形的说明图。图40A-B所示为DRAM的更新方式的一例的图。图41A-B所示为WORK期间、REF.期间的切换时接手存取的情形的说明图。图42所示为使用了本发明的存储模块的时序图的一例。图43A-B所示为本发明的存储模块的安装形态的一例。图44A-B所示为本发明的存储模块的安装形态的一例。图45所示为利用本发明的存储模块的移动电话的构成例的图。
具体实施方式
以下，使用附图详细说明本发明的实施例。构成实施例的各区块 的电路元件并不特别受限，可通过已知的CMOS(互补型MOS电晶体) 等集成电路技术在单晶硅等1个半导体基板上形成。<实施例1>图l所示为存储模块的笫一实施例，其为使用本发明的半导体集 成电路装置的一例。本存储模块由3个芯片所构成。以下说明各芯片。首先，CHIP1(FLASH)为非易失性存储器。非易失性存储器可用 ROM(只读存储器)、EEPROM(电可擦可编程ROM)、闪存器等。本 实施例中所用的CHIP1的非易失性存储器的典型例如为广义的 NAND型闪存器，通常具有约256Mb的存储容量，其读取时间(从读 取要求开始到输出数据为止之时间)约25jis到50jis，比较慢。相对在 此，CHIP3通常使用SDRAM，其具有256Mb左右的存储容量，读取 时间约35ns。即，CHIP3的读取时间与CHIP1相比至少短100倍以 上。对照在此，NOR型闪存器的读取时间约80ns，与DRAM具有相 同次元的读取时间。本发明提供一解决方式，以对读取时间的差异大 的存储器效率地进行存取。又，DRAM依其内部构成或接口的差异有 EDO、 SDRAM、 DDR-SDRAM等各种种类。本存储模块可利用各种
DRAM，在本实施例以时钟同步型DRAM的典型例的SDRAM为例 说明。CHIP2(CTL—LOGIC)中装载对CHIP1及CHIP3进行控制的控 制电路。对本存储模块输入地址(AO ~ A15)、时钟信号(CLK)及指令信号 (CKE， /CS， /RAS， /CAS， /WE， DQMU/DQML )。电源通过S-VCC， S-VSS， L-VCC，L-VSS，F誦VCC， F-VSS， D1画VCC， D1-VSS供给，数据的 输入输出使用DQ0 DQ15。本存储模块通过所谓SDRAM接口而动 作。CHIP2供给CHIP1， CHIP3的动作上需要的信号。CHIP2对 CHIP1供给串列时钟(F - SC)、地址及FLASH用数据(1/00 ~ 1/07)、 指令(F-CE， F-/OE, F誦/WE, F-/RES, F-CDE， F-RDY/BUSY)。再者， CHIP2对CHIP3供给时钟(D1-CLK)、地址(D1-A0 ~ Dl-A14)、指令 (D1-CKE， D1-/CS, D1誦/RAS, D1攀/CAS， D1國/WE， D1國DQMU/DQML)、 DRAM用数据(D1-DQ0 ~ D1-DQ15)。在此简单说明各指令信号。输入到CHIP2的CLK为时钟信号、 CKE为时钟启动信号、/CS为芯片选择信号、/RAS为行地址选通信 号、/CAS为列地址选通信号、AVE为写入启动信号、DQMU/DQML 为输入输出屏蔽信号.CHIP3中输入的D1-CLK为时钟信号、D1-CKE 为时钟启动信号、D1-ZCS为芯片选择信号、DWRAS为行地址选通信 号、D1-/CAS为列地址选通信号、D1-/WE为写入启动信号、 D1-DQMU/DQML为输入输出屏蔽信号。CHIP1中输入的F-/CE为 芯片启动信号，F-/OE为输出启动信号，F-/WE为写入启动信号，F-SC 为串列时钟信号，F-ZRES为重置信号，F-CDE为指令数据启动信号， F-RDY/BUSY为待命/忙碌信号，I/O0~I/O7为输入输出信号，用于 地址的输入或数据的输入输出。CHIP2的控制电路(CTL—LOGIC)根据从外部输入的地址的值， 选择CHIP2的控制电路(CTLJLOGIC)中设置的指令寄存器，或是 CHIP3的DRAM，或是CHIP1的FLASH。通过在控制电路 (CTL一LOGIC)中设置的控制寄存器中设定数值，可区别外部的存取对
指令寄存器的存取、对DRAM的存取、或是对FLASH的存取。所有 存取均以SDRAM接口方式进行。DRAM分为工作区域及FLASH数据复制区域，工作区域作为程 序执行时的工作存储器用，FLASH数据复制区域作为从FLASH复制 数据用的存储器使用。存取控制电路(CTLJLOGIC)内的指令寄存器以写入载入命令或 储存命令码，可将FLASH的数据复制(载入)到DRAM的FLASH数 据复制区域，也可将DRAM的FLASH数据复制区域的数据写回(储 存)到FLASH。在从地址信号(AO ~ A15)输入存取指令寄存器用的地址、从指令 信号(CKE，/CS，/RAS，/CAS，/WE，DQMU/DQML)输入写入命令、从输入 输出数据信号(D1-DQ0 ~ D1-DQ15)输入载入命令码，之后输入选择 FLASH的地址的范围内的栽入开始地址、栽入结束地址之后，在指令 寄存器中写入栽入命令码及载入开始地址及栽入结束地址。其后，从FLASH的载入开始地址读栽入结束地址间的数据，传送到DRAM的 FLASH数据复制区域。由此，将FLASH的数据保持在DRAM。在指令寄存器中储存命令码与选择FLASH的地址上写入储存开 始地址及储存结束地址后，将DRAM的FLASH数据复制区域的数据 写入FLASH的储存开始地址到储存结束地址间的地址。可通过设定控制电路(CTI^LOGIC)中所设置的控制寄存器的 值，而决定FLASH的那一地址范围对应于DRAM的FLASH数据复 制区域的那一地址范围。控制电路(CTL_LOGIC)从FLASH读出数据时， CHIP2(CTL—LOGIC)检测并修正读取数据的错误并传送到DRAM。在将数据写入FLASH时，CHIP2(CTL—LOGIC)检查是否正确地 写入，在没有正确地写入时，则写入与现在的地址不同的地址。即进 行所谓替代处理。并进列地址管理，以管理不良地址及对不良地址以 那一地址进行了替代处理，存取DRAM的FLASH数据复制区域时，从地址信号(AO ~ A15)
输入选择 FLASH 的地址及从指令信号 (CKE，/CS，/RAS，/CAS，/WE，DQMU/DQML)输入读取命令后，CHIP2 的控制电路存取DRAM，从对应于FLASH的地址的DRAM的FLASH 数据复制区域内地址读出数据。由此，保持在DRAM中的FLASH区 域的数据的读取时间可与DRAM相当。存取DRAM的工作区域时，输入存取DRAM的工作区域时所要 的地址信号或指令信号类。控制电路(CTL一LOGIC)产生DRAM的工 作区域的地址，进行对DRAM的存取。读取存取时来自DRAM的读 取数据通过DRAM用数据I/O(Dl-DQ0 ~ D1-DQ15),输出到数据输入 输出线(1/00~1/015)。写入存取之时，从存储模块的数据输入输出线 (I/OO ~ 1/015)输入写入数据，其后通过DRAM用数据I/O(Dl-DQ0 ~ D1國DQ15)输入DRAM。如上所述，本发明的存储模块沿用SDRAM接口方式，在DRAM 中预设一个可复制FLASH的一部分数据或全部数据的区域，并预先 将数据从FLASH传送到DRAM,因而可以与DRAM同等的速度读 出FLASH的数据。对FLASH写入时，可以先将数据写入DRAM， 再视需要写回FLASH,故数据的写入速度也与DRAM相当。在存储 模块的内部，从FLASH读取时，进行错误检测，在写入时，对在未 正确写入的不良地址进行替代处理，故可高速处理，且可保持可靠度。 再者，由于使用大容量DRAM,除了可复制FLASH的数据的区域外， 也可确保大容量的工作区域，而符合移动电话的高功能化的需求。图2为CHIP2(CTL—LOGIC)的构成图。CHIP2(CTL_LOGIC) 为从外部以SDRAM接口动作并控制CHIP3(DRAM1)及 CHIP1(FLASH)的控制电路，以下说明各电路区块的动作。初始化电路INT在对DRAM开始供给电源时进行存储器管理单 元MMU内的控制寄存器的初始化及DRAM的初始化。存储器管理 单元MMU根据内建的控制寄存器中所设定的值变换自外部输入的地 址，选择指令寄存器RE或DRAM的工作区域及FLASH数据复制区 域、FLASH,进行存取。控制寄存器的值在电供给时被初始化电路INIT初始设定，其后，当指令寄存器REG输入存储器管理MMU变 更命令时被变更。数据更新地址管理电路CPB保持数据写入DRAM 的FLASH数据复制区域时的地址信息。在指令寄存器REG中写入并 保持载入命令、储存命令、存储器管理单元MMU变更命令等命令码 或载入开始地址、载入结束地址、储存开始地址、储存结束地址等地 址。数据緩冲器R/WBUFFER暂时保持DRAM的读取数据、写入数 据或FLASH的读取数据、写入数据。时钟緩冲器CLKBUF将时钟信 号供给到DRAM及快闪控制电路FCON。指令产生器COM—GEN产 生DRAM存取的必要指令。存取控制器A一CONT产生用于进行 CHIP2的全体控制及DRAM存取的地址。电力模块(PM)进行对 DRAM的电源供给及电源的控制。快闪控制信号产生电路FGEN则进 行FLASH数据的读取、写入的控制。错误修正电路ECC检查自 FLASH读取的数据是否有错误，如果有错误则进行修正。替代处理电 路REP检查对FLASH的写入是否正确进行，如果未正确进行则对在 FLASH中预先准备的替代用新地址进行写入。其次说明本存储模块的动作。初始化电路INT在开始对DRAM 供给电源时进行存储器管理单元MMU内的控制寄存器的初始化及 DRAM的初始化。指令寄存器REG被选择且载入命令被写入指令寄 存器REG后，开始从FLASH将数据传送到DRAM. —开始时快闪 控制信号产生电路FGEN对FLASH进行读取动作。从FLASH读出 的数据若无错误，则直接将数据传送到数据緩冲器R/WBUFFER，若 有错误，则用错误修正电路ECC修正，再传送到数据緩冲器 R/WBUFFER。其次，将来自指令产生电路COM—GEN的写入命令、 来自存取控制器A—CONT的地址信号、由数据緩冲器R/WBUFFER 从FLASH读取的数据输入到DRAM,进行对DRAM的FLASH数据 复制区域的写入.数据更新管理电路CPB在数据被写入DRAM的FLASH数据复 制区域时，保持写入地址的信息。指令寄存器REG被选择而储存命 令被写入指令寄存器后，开始将数据从DRAM的FLASH数据复制区 域内数据传送到FLASH。开始时，将来自指令产生电路COM一GEN的读取命令及来自存 取控制器A一CONT的地址信号送到DRAM并读出数据。从DRAM 读出的数据通过数据緩沖器R/WBUFFER传送到快闪控制器FCON， 快闪控制信号产生电路FGEN对FLASH进行写入。地址替代处理电 路REP检查写入是否成功，若成功则结束处理。写入失败时则对 FLASH中预先准备好的替代用新地址进行写入。进行替代处理时，管 理不良地址并保持对不良地址以那一地址进行了替代处理的地址信 息。数据更新管理电路CPB所保持的DRAM的地址信息的中，清除 掉对FLASH的写入结束时的地址信息。如此、数据更新管理电路CPB 可随时管理最新的数据被更新的地址。选择DRAM的工作区域及FLASH数据复制区域，若为读取命 令，则从指令产生电路COM一GEN将读取命令信号及从存取控制器 A—CONT将地址信号传送到DRAM,而读出数据。选择DRAM的工作区域及FLASH数据复制区域，若为写入命 令，则从指令产生电路COM一GEN将写入命令信号、从地址产生电路 A_CONT将地址信号、及从数据緩冲器R/WBUFFER将数据传送到 DRAM，而写入数据。通过信号PS输入DRAM的断电命令后，将对应于数据更新管理 电路CPB所保持的地址t的DRAM数据传送到FLASH。开始时，从指令产生电路COM—GEN将读取命令并从存取控制 器A一CONT将地址信号传送到DRAM，而读出数据。从DRAM读出 的数据则通过数据緩冲器R/WBUFFER传送到快闪控制器FCON，通 过快闪控制信号产生电路FGEN写入FLASH。数据更新管理电路CPB所保持的DRAM的地址信息中，将对 FLASH的写入结束时的地址信息清除，并将对应于所保持的地址的数 据全部写入FLASH,则数据更新管理电路CPB的地址信息全部被清 除.所有的数据从DRAM传送到FLASH后，切断DRAM的电源.
通过切断电源，可节约电力。先暂时停止供给DRAM的电源之后，为了再度使DRAM动作， 通过PS信号输入电源投入命令。通过电源投入命令，重新对DRAM 供给电源，初始化电路INT将初始化顺序指示给存取控制器 (A_CONT),而执行初始化。图3、 4所示为存储器管理单元MMU所变换的存储映像的一例。 这种存储映像均可根据MMU内部的控制寄存器中所设定的值而选择 的。虽不特别受限，在本实施例中以非易失性存储器的存储区域为256 + 8Mb、 DRAM的存储区域为256Mb、指令寄存器有8kb的存储模 块为例说明代表性存储映像。图3所示为一存储映像，其以通过地址信号A0~A15输入的行 地址(A0 A15)及列地址(A0 A9)为基础，存储器管理单元MMU在 指令寄存器REG(8kb)、 DRAM的工作区域(128Mbit)、 DRAM的 FLASH复制区域(128Mbit)、 FLASH(256Mbit + 8Mb)中变换地址。虽 无特定限制，从存储映像的地址空间的下部开始映射指令寄存器 REG、 DRAM、 FLASH 。在CHIP2(CTLJLOGIC)内部存在的指令寄存器REG中，从外 部写入栽入命令、储存命令、MMU寄存器变更命令、断电命令等命 令码、载入命令或储存命令时的开始地址或结束地址。DRAM分为工作区域(128Mbit)及FLASH复制区域(l28Mbit)。 工作区域作为程序执行时的工作存储器使用，FLASH复制区域用于复 制并保持FLASH区域的数据的一部分。为了将FLASH区域的数据 的一部分复制到FLASH复制区域，存储器管理单元MMU根据内部 寄存器的设定值决定FLASH的那一个地址的数据对应于FLASH复 制区域内的那一个地址。在图3中，FLASH区域内的Al区域(64Mbit) 及CI区域(64Mbit)的数据各为可复制到DRAM的FLASH复制区域 内的Al区域(64Mbit)及l区域(64Mbit)的地址对应的一例。通过变更 存储器管理单元MMU的内部控制寄存器的值，可将FLASH区域内 的Bl区域(64Mbit)及Dl区域(56Mbit)的数据各变更为可复制到DRAM的FLASH复制区域的地址对应。MMU内部寄存器的值可通 过从外部将MMU寄存器变更命令码及寄存器值写入指令寄存器中而 变更。FLASH(256M + 8Mbit)并不特别受限，分为主数据区域 MD画Area(Al， A2,B1，B2， CI, C2，D1， D2: 255.75Mbit)及替代区域 R印國Area(El、 E2: 8.25Mbit)。主数据区域MD-Area再分为数据区域(Al，Bl，Cl，Dl)及冗余区域 (A2， B2， C2， D2)。数据区域存放程序及数据，冗余区域存储用于检 测错误并修正所需要的ECC极性(parity)数据等。FLASH的数据区域 内的数据被传送到DRAM的FLASH复制区域，或是DRAM的 FLASH复制区域的数据被传送到FLASH的数据区域。FLASH很少会发生因为重覆更新而降低可靠度，及在写入时写 入的数据在读取时成为不同的数据，或是在更新时数据未写入。替代 区域设置的目的为将不良区域(Fail Area B、 Fail Area C)的数据取置 换成新的区域。替代区域的大小并不特别受限，只要能确保FLASH 所保证的可靠性而决定即可。说明从FLASH到DRAM的数据传送。为了将FLASH的Al区域的数据传送到DRAM的FLASH复制 区域A1区域，在指令寄存器中写入栽入命令及FLASH区域内Al区 域的传送开始地址SAD及传送结束地址EAD。如此，控制电路 (CTL—LOGIC)读取FLASH的Al区域内的传送开始地址FSAD及传 送结束地址FEAD所示的地址范围的数据，并传送到经存储器管理单及DEAD的地址范围。从FLASH读出数据时，读出FLASH的数据区域A1中的数 据及冗余区域A2中的ECC极性数据，通过错误修正电路ECC，若 有错误则进行修正。只将修正后的数据传送给DRAM. 说明从DRAM到FLASH的数据传送。为了将DRAM的FLASH复制区域Al的数据传送到FLASH的
Al区域，在指令寄存器中写入储存命令及FLASH的Al区域的传送 开始地址SAD及传送结束地址EAD。如此，控制电路(CTL—LOGIC) 读取经存储器管理单元MMU而对应的DRAM的FLASH复制区域 Al区域内的地址DSAD及DEAD的地址范围的数据，并写入FLASH 的Al区域内的传送开始地址FSAD及传送结束地址FEAD的地址范 围数据。将数据写入FLASH时，错误修正电路ECC产生ECC极性数据。 通过快闪控制电路FGEN， 从DRAM读出的数据被写入FLASH的 数据区域A1，所产生的ECC极性数据被写入冗余区域A2。地址替代处理电路REP检查写入是否成功，若成功则结束处理。 写入失败时则选择FLASH的替代区域内的地址，将DRAM读出的数 据写入替代区域内的替代数据El，将所产生的ECC极性数据写入替 代冗余区域E2。其次说明DRAM的FLASH复制区域Al的数据的读取。从外部输入FLASH的Al区域内地址FADO及读取命令后， MMU进列地址变换，变换成对应于地址FADO的DRAM的FLASH 复制区域Al的地址DAD0。由此，DRAM被选择，可读出复制在 DRAM中的FLASH的数据。即，可以与DRAM相同的速度读出 FLASH的数据。其次说明DRAM的工作区域的数据的读取。从外部输入工作区域内地址WADO及读取命令后，MMU将地址 WADO输出到地址产生电路A_COUNT。由此，可读出DRAM的工 作区域内地址WADO的数据。其次说明对DRAM的FLASH复制区域Al的数据写入。从外部输入FLASH的A区域内地址FADO及写入命令、写入数 据后，MMU地址变换成对应于地址FADO的DRAM的FLASH复制 区域内的地址DADO,由此，DRAM被选择，FLASH复制区域Al 中写入数据.通过写入与FLASH的数据区域Al对应的DRAM的 FLASH复制区域Al ，可以以与SRAM相同速度写入FLASH的数据.
其次说明DRAM的工作区的读取。从外部输入工作区域内地址WADO及读取命令后，MMU将地址 WADO输出到存取控制器A一COUNT。由此，可读出DRAM的工作 区域内地址WADO的数据。其次说明DRAM的工作区域的数据的写入。从外部输入工作区域内地址WADO及写入命令、输入数据后， 存取控制器A—COUNT将地址WADO输出到DRAM。由此，可写入 DRAM的工作区域内地址WADO的数据。图4所示存储映像与图3相比较，其所确保的DRAM的FLASH 复制区域为较大的192Mbit的区域。根据通过地址信号A0~A15而输入的行地址(AO-A15)及列地 址(AO ~ A9)，存储器管理单元MMU在REGISTER区域、DRAM内 工作区域(64Mbit)、 DRAM内FLASH复制区域(192Mbit)、 FLASH 区域(256Mbit)中进列地址变换。存储映像通过变更MMU内部的控制寄存器的值，可由使用者根 据系统而自由选择。MMU内部控制寄存器的值可通过从外部将MMU 寄存器变更命令码及想变更的寄存器值写入指令寄存器而变更。图5所示为电源投入时控制电路(CTLJLOGIC)所进行的初始化 动作。在T1的期间中投人电源后，在T2的重置期间内进行控制电路 (CTL一LOGIC)的初始化。存储器管理单元MMU内部的控制寄存器的 值在T2的期间被初始设定。在T3的期间，初始化电路INT同时进 行DRAM的初始化动作及FLASH的初始化动作。初始化动作结束后， 存储模块成为闲置(idle)状态，可从接受来自外部的存取。图6所示为从FLASH到DRAM的数据传送的流程图。存储模 块在闲置状态下等待来自外部的命令(STEP1)时，若输入栽入命令及 选择FLASH的地址(STEP2)，则从FLASH读出对应于输入地址的数 据及ECC极性数据(STEP3)。检查所读取的数据中有无错误(STEP4)， 若有错误则修正错误(STEP5)，写入緩冲器中(STEP6).若无错误则直 接写入緩冲器R/W - BUFFER(STEP6),将写入緩冲器R/W-BUFFER中的数据写入DRAM时，检查是否对DRAM有产生更新要 求(STEP7)，若有更新要求，则进行更新动作(STEP8)，其后将数据写 入DRAM(STEP9)。 若无更新要求，则立即将数据写入 DRAM(STEP9)。图7所示为从DRAM到FLASH的数据传送的流程图。存储模 块在闲置状态下等待来自外部的命令(STEP1)时，若输入储存命令及 选择FLASH的地址(STEP2)，则开始从DRAM读取数据。此时，检 查对DRAM是否有产生更新要求(STEP3)，若有更新要求，则进行更 新动作(STEP4)，其后从DRAM读出数据(STEP5)。若无更新要求， 则立即从DRAM读出数据(STEP5)。读出的数据被传送到緩冲器R/W —BUFFER(STEP6)，写入FLASH(STEP7)。在写入FLASH(STEP7) 时，将自DRAM读出的数据及错误修正电路ECC所产生的ECC极 性数据写入FLASH。检查FLASH的写入是否成功(STEP8)，若成功 则结束处理(STEPIO)。写入失败时，则选择替代用的其他地址 (STEP9)，再度写入FLASH(STEP7)，进行写入成功检查(STEPll)， 若成功则结束处理(STEPIO)。图8(A)所示为从存储模块内的DRAM读出数据时的来自外部的 命令流程。图8(B)所示为将数据写入存储模块内DRAM时的来自外 部的命令流程。命令从外部以SDRAM接口输入到存储模块。说明图8(A)。存储模块在闲置状态下等待外部来的命令(STEP1)。 输入外部来的ACTIVE命令及行地址(STEP2)后，输入READ命令及 列地址(STEP3)，则读出被行地址及列地址所选择的DRAM的存储单 元中所保持的数据，通过输入输出数据信号(DQO 一 DQ15)输出到存储 模块外。若输入PRICHARGE命令(STEP4)则存储模块进入闲置状态。说明图8(B)。存储模块在闲置状态下等待外部来的命令(STEP1)。 输入外部来的ACTIVE命令及行地址(STEP2)后，输入WRITE命令 及列地址(STEP3)，则对被行地址及列地址所选择的DRAM的存储单 元写入从输入输出数据信号(DQO - DQ15)输入的数据，若输入 PRICHARGE命令(STEP4)则存储模块进入闲置状态，
图9所示为数据更新管理电路CPB进列地址保持及地址清除的 流程。通过外部来的写入命令，数据被写入DRAM的FLASH数据复 制区域(STEP1)，再将与写入地址对应的标记信号写入数据更新管理 电路CPB内的标记寄存器(STEP2)。从外部输入储存命令及地址后， 开始从DRAM的FLASH数据复制区域对FLASH传送数据(STEP3)。 检查传送是否结束(STEP4)，若已结束则清除标记寄存器内的传送结 束的地址的标记。图IO所示为将DRAM的断电命令输入存储模块时的存储模块的 动作流程。断电命令输入到指令寄存器后，写入DRAM内FLASH复制区 域中的数据中未写回FLASH的数据全部传送到FLASH。输入断电命令(STEP1)后，为了检索写入DRAM内FLASH复制 区域的数据中未写回FLASH的数据的地址，首先将检索地址设定在 检索开始地址(STEP2)。若发现在检索地址的数据更新管理电路CPB 内的标记寄存器中写入标记(STEP3)，则对应检索地址的DRAM的数 据传送FLASH.传送结束后清除该标记(STEP5)。判断现在的检索地 址是否为检索最终地址(STEP6)，若非检索最终地址，则对现在的检 索地址加l，以所得到的地址作为下一检索地址(STEP7)，其后，重覆 STEP3、 STEP4、 STEP5、 STEP6。若现在的检索地址是检索最终地 址，则结束处理，切断DRAM的电源(STEP8)。图11所示为对指令寄存器输入栽入命令时，数据从FLASH传 送到DRAM时的模块所进行的SDRAM的动作。从存储模块的外部以SDRAM接口输入主动命令A及行地址R， 其后从写入命令W、列地址C、及输入输出信号IOO ~ 1015输入栽入 命令码Ld。接着从输入输出信号IO0~IO15输入FLASH区域内的 数据中想复制到DRAM的数据的开始地址Sa及结束地址Ea。通过行 地址R及列地址C选择指令寄存器，将载入命令码Ld及开始地址Sa 及结束地址Ea写入指令寄存器。控制电路将对应于开始地址Sa及结束地址Ea的范围的数据从FLASH保持在读取緩冲器，其后开始对SDRAM1进行写入动作。写入DRAM1用的地址通过存储器管理单元MMU将数据的开始 地址Sa变换成FLASH复制区域的DRAM的行地址RO及列地址CO， 同样地将结束地址Ea变换成行地址RO及列地址CF。对DRAM1的写入从Dl-COM输入主动命令A，从D1-A0 ~ Dl-A15输入行地址RO,其后从D1-COM输入写入命令W，从D1-A0-D1-A15输入列地址CO,从输入输出信号D1-IO0 ~ D1-I015输入数据 而写入。写入动作持续到列地址的最终地址CF，通过预充电 (pre-charge)命令P而结束写入。开始对DRAM写入数据起到结束为 止的期间内，输出WAIT信号为High,通知正在传送数据给DRAM。图12所示为对指令寄存器输入储存命令时从SDRAM将数据传 送到FLASH时的存储模块中所进行的SDRAM的动作。从存储模块的从外部以SDRAM接口输入主动命令A及行地址 R，其后从写入命令W及列地址C及输入输出信号IO0 ~ 1015输入 储存命令码St。接着从输入输出信号IO0 ~ 1015输入FLASH区域内 的数据中想从DRAM复制回到FLASH的数据的开始地址Sa及结束 地址Ea。通过行地址R及列地址C选择指令寄存器，将储存命令码 St及开始地址Sa及结束地址Ea写入指令寄存器。控制电路自SDRAM读取对应于开始地址Sa及结束地址Ea的 范围的数据，并写入FLASH。自SDRAM1读出用的地址通过存储器管理单元MMU将数据的 开始地址Sa变换成FLASH复制区域的SDRAM的行地址RO及列地 址CO，同样将结束地址Ea变换成行地址RO及列地址CF。自SDRAM1读取时，从Dl-COM输入主动命令A，从D1-A0 D1-A15输入行地址R0，其后从Dl-COM输入读取命令R并从 D1-A0 D1-A15输入列地址C0而读出。读取动作持续到列地址的最 终地址CF为止，通过预先充电(pre-charge)命令P结束读取.从 SDRAM读取数据开始到结束为止的期间内，输出WAIT信号为High, 通知正在从SDRAM传送数据.图13(a)所示为对SDRAM的工作区域存取时的SDRAM的动作， 图13(b)所示为对SDRAM的FLASH复制区域存取时的SDRAM的动 作。说明图13(a)的读取动作。从存储模块的外部以SDRAM接口输入主动命令A及行地址RO ， 其后输入读取命令R及列地址C0。制御电路对SDRAMl输入主动命 令A及行地址RO，其后输入读取命令R及列地址CO之后，从输入 输出信号D1-IO0 ~ D1-I015输出数据，通过输入输出信号IO0 ~ 1015 输出到外部。说明图13(a)的写入动作。从存储模块的外部通过SDRAM接口输入主动命令A及行地址 R0，其后、从写入命令W及列地址CO及输入输出信号IO0~IO15 输入数据In。控制电路对SDRAMl输入主动命令A及列地址R0，其 后从写入命令W及列地址CO及输入输出信号D1-IO0 ~ D1-I015输 入数据，将数据写入SDRAM 。说明图13(b)的读取动作。从存储模块的外部以SDRAM接口输入主动命令A及行地址 RD，其后输入读取命令R及列地址CD。通过存储器管理单元MMU， FLASH区域的行地址RD变换成FLASH复制区域的行地址RT，同 样地FLASH区域的列地址CD变换成FLASH复制区域的列地址CT。 对SDRAMl输入主动命令A及行地址RT,其后输入读取命令R及 列地址CT，从输入输出信号Dl-IO0 Dl-IO15输入数据，通过输入 输出信号IO0 ~ 1015输出到外部。说明图13(b)的写入动作。从存储模块的外部以SDRAM接口输入主动命令A及行地址 RF,其后从写入命令W及列地址CF及输入输出信号IO0 ~ 1015输 入数据In,通过存储器管理单元MMU， FLASH区域的行地址RF变 换成FLASH复制区域的行地址RU,同样地FLASH区域的列地址 CF变换成FLASH复制区域的列地址CU.对SDRAMl输入主动命
令A及行地址RU，其后输入写入命令W及列地址CT，从输入输出 信号Dl-IOO ~ D1-I015输入数据，写入SDRAM。图14所示为通过从外部将储存命令写入指令寄存器而从DRAM 读取数据时，从外部输入读取命令时的SDRAM的动作。通过储存命令，WAIT信号变成High,对FLASH传送用的数据 Os从DRAM读出时，若从外部输入主动命令A及行地址R0，则控 制电路对DRAMl发出预先充电(pre-charge)命令Ps，暂时停止从 DRAM读取对FLASH传送用的数据Os。其后，对DRAMl发出主 动命令A及行地址R0。其次，若从外部输入读取命令R及列地址CO, 则对DRAMl发出读取命令R及列命令CO，读出数据O，从IO0 ~ IOl5 输出。若从外部输入预先充电命令P及库地址B0，则对DRAMl发 出预先充电命令P及库地址BO，结束数据的读取。其后，控制电路重 新开始读取从DRAM对FLASH传送用的数据Os，故对DRAMl发 出主动命令AS及行地址R4、读取命令Rs及列指令C4、读取命令 RS及列指令C8。图15为本实施例中的CHIP1(FLASH)的构成例，其由控制器信 号緩冲器C-BUF、指令控制器CTL、多工器MUX、数据输入緩冲器 DI-BUF、输入数据控制器DC、扇区地址緩冲器SA-BUF、 X解码器 X-DEC、存储器阵列MA(FLASH)、 Y地址计数器Y-CT、 Y解码器 Y-DEC、 Y栅极&检测放大电路YGATE/SENSE-AMP、数据寄存器 DATA-REG、数据输出緩冲器DO-BUF所构成。CHIP1的动作与习 知常用的AND型FLASH存储器相同。又，AND型FLASH存储器 意指大容量闪存器，有时会被分类为广义的NAND型闪存器，本案中 提到NAND型闪存器时也包含AND型FLASH存储器。通过该 CHIP1 (FLASH)可构成本实施例的存储模块。图16所示为从可构成CHIP1的AND型FLASH存储器读取数 据的动作。芯片启动信号F-/CE为LOW,指令数据启动信号F-CDE 为LOW，写入启动信号F-ZWE起动时，从输入输出信号I/00 1/07 输入读取命令的命令码Rcode,第二及笫三个写入启动信号F-/WE起
动时从输入输出信号I/OO ~ I/07输入扇区地址。将对应于所输入的扇区地址的16kbit的数据从存储器阵列MA 传送到数据寄存器DATA-REG。数据从存储器阵列MA传送到数据 寄存器DATA-REG的期间内，FLASH成为忙碌状态，F-RDY/BUSY 使待命(ready)/忙碌(busy)信号成为Low。数据传送结束后，与串列时 钟信号F-SC的起动同步，以8位元为单位依序读出数据寄存器DATA -REG内的数据，从输入输出信号I/O0-I/O7输出。图17为以另一种NAND型闪存器构成本存储模块的 CHIP1(FLASH)的例子。输入CHIP1的F-/CE为芯片启动信号，F-CLE为指令闩锁启动 信号，F-ALE为地址闩锁启动信号，F-/WE为写入启动信号，F-/RE 为读取启动信号，F-AVP为写入保护信号，F-R/B为待命/忙碌信号， I/O0 ~ 1/07为输入输出信号，使用于地址的输入或数据的输入输出。 也可用此种NAND型闪存器构成本存储模块。图18所示为本存储模块所用的NAND型存储器的区块图。由动 作逻辑控制器L-CONT、控制电路CTL、输入输出控制器电路 I/0-CONT、状态寄存器STREG、地址寄存器ADREG、指令寄存器 COMREG、待命忙碌电路R-B、高电压产生电路VL-GEN、行地址 緩冲器ROW-BUF、行地址解码器ROW-DEC、列緩冲器COL — BUF、 列解码器COL-DEC、数据寄存器DATA-REG、检测放大器 SENSE-AMP、存储器阵列MA所构成。CHIP1的动作跟先前一般使用的NAND型FLASH存储器相同。 可用本CHIP1(FLASH)构成本实施例的存储模块。图19所示为从构成CHIP1的NAND型FLASH存储器读取数据 的动作。芯片启动信号F-/CE为LOW，指令闩锁启动信号F-CLE为 High,写入启动信号F-/WE起动时，从输入输出信号I/O0~I/O7输 入读取命令的命令码Rcode,其后地址闩锁启动F-ALE成为High, 第2个及第3个及第4个写入启动信号F-7WE起动时从输入输出信号 I/OO ~ I/07输入页面地址。与输入的与页面4kbit(4224bit)地址对应的4kbit(4224bit)的数据 从存储器阵列MA传送到数据寄存器DATA-REG。数据从存储器阵 列MA传送到数据寄存器DATA-REG的期间内，FLASH成为忙碌， F-R/B使待命/忙碌信号成为Low。数据传送结束后，与读取启动信号 F-/RE下降同步，将数据寄存器DATA-REG内的数据以8位元为单 位依序读出，从输入输出信号I/O0 ~ 1/07输出。图20为本实施例的DRAM的构成例。由X地址緩冲器X-ADB, 更新计数器REF. COUNTER, X解码器X-DEC，存储器阵列MA， Y 地址緩冲Y-ADB， Y地址计数器Y-AD COUNTER, Y解码器Y-DEC， 检测放大电路&Y栅极(列开关)SENS AMP.& I/O BUS,输入数据緩 冲电路INPUT BUFFER,输出数据緩冲电路OUTPUT BUFFER，控制 电路&时序产生电路CONTROL LOGIC &及TG所构成。DRAM为 过去使用的通用SDRAM,即包含4个可独立动作的存储器库，其对 应的地址输入端子及数据输入输出端子被共通化，在每一分时时段使 用于各库。本DRAM可构成本实施例的存储模块。如上所述，本发明的存储模块中，沿用SDRAM接口方式，在 DRAM内确保可复制FLASH的一部分数据或全部数据的区域，预先 从FLASH将数据传送到DRAM，可以与DRAM相当的速度读出 FLASH的数据。对FLASH写入数据时，先将数据写入DRAM,再 视需要写回FLASH,故数据的写入速度也与DRAM相当。在存储模块的内部，从FLASH读取时，进行错误检测及修正， 写入时，对在未正写入的不良地址进行替代处理，故可高速处理，且 可保持可靠度。由于使用大容量DRAM,故在可复制FLASH的数据的区域之外， 也可确保大容量的工作区域，可符合移动电话的高功能化的需求。DRAM中所确保的工作区域及FLASH数据复制区域的大小或管 理单位可从外部程序化，使用者可根据系统而自由选择.<实施例2 >
图21所示为本发明的存储模块的另一实施例。本存储模块由3 个芯片所构成。以下说明各芯片。首先，CHIP1(FLASH)为非易失性 存储器。非易失性存储器可用ROM(只读存储器)、EEPROM(电可擦 除可编程ROM)、闪存器等。本实施例中以闪存器为例说明。 CHIP2(SRAM+CTL_LOGIC)中集成有静态随机存取存储器(SRAM) 及控制电路(CTL—LOGIC)。控制电路对CHIP2中所集成的SRAM的 CHIP3进行控制。CHIP3(DRAM1)为动态随机存取存储器(DRAM)。 DRAM因内部构成或接口的差异有EDO、 SDRAM、 DDR等各种种 类。本存储模块可用任一种DRAM，本实施例中以SDRAM为例说明。对本存储模块从外部输入地址(AO ~ A24)和指令信号(S-/CE1, S-CE2， S-/OE, S-/WE, S-/LB, S-/UB, LS - EN， F陽EN)。电源通过 S-VCC， S-VSS， LF-VCC， LF-VSS， LD画VCC， LD-VSS供给，数据的输 入输出利用S-I/O0~S-I/O15。本存储模块以所谓SRAM接口方式动 作。CHIP2供给CHIP1， CHIP3的动作上必要的信号。CHIP2对 CHIP1供给串列时钟(F - SC)、地址及FLASH用数据(1/00 ~ 1/07)、 指令(F-CE, F-/OE, F-/WE, F-/RES, F-CDE， F画RDY/BUSY)、电源 (F-VCC， F-VSS)。再者，CHIP2对CHIP3供给时钟(D1-CLK)、地址 (D1誦A0 ~ D1-A14)、指令(D1國CKE， D1-/CS, D1画/RAS， D1-/CAS, D1國/WE， D1-DQMU/DQML)、 DRAM用数据(D1-DQ0 ~ D1-DQ15)、 电源(D1-VCC， D1-VSS， D1-VCCQ, D1-VSSQ)。在此简单说明各指令信号.输入CHIP2的S-/CE1, S-CE2为芯 片启动信号、S-/OE为输出启动信号、S-/WE为写入启动信号、 S-/LB为低位元组选择信号、S-/UB O:高位元组选择信号。输入CHIP1的F-/CE为芯片启动信号，F-/OE为输出启动信号， F-AVE为写入启动信号，F-SC为串列时钟信号，F-ZRES为重置信号， F-CDE为指令数据启动信号，F-RDY/BUSY为待命/忙碌信号，I/O0~ 1/07为输入输出信号，用于地址的输入或数据的输入输出.CHIP2的控制电路(CTL—LOGIC)根据地址的值选择控制电路内
(CTL—LOGIC)设置的指令寄存器REG、 CHIP2内的SRAM、 CHIP3 的DRAM、 CHIP1的FLASH的任一种。通过对控制电路(CTL一LOGIC)内的控制寄存器设定预设值，可 区分各区域。对任一种的存取均以所谓SRAM接口方式进行。DRAM分为工作区域及FLASH数据复制区域，工作区域作为程 序执行时的工作存储器使用，FLASH数据复制区域作为用于复制来自 FLASH的数据的存储器使用。存取SRAM时，将选择SRAM的地址信号或指令信号类输入控 制电路(CTL一LOGIC)后，对CHIP2内部的SRAM进行存取。读取存 取之时从SRAM读取数据，输出到存储模块的数据输入输出线(1/00 ~ 1/015)。写入存取之时从存储模块的数据输入输出线(1/00 ~ 1/015)输 入写入数据，并写入SRAM中。通过存取控制电路(CTLJX)GIC)内的指令寄存器REG而写入 载入命令或储存命令码，可将FLASH的数据复制(栽入)到DRAM内据写回(储存)到FLASH。从地址信号(A0 ~ A24)输入指令寄存器REG存取用的地址，从指 令信号(8-/0￡1，8《￡2，8-/0￡， 8-/\￥￡，8丄8，8-/118)输入写入命令，从输 入输出数据信号(I/O0 I/O15)输入载入命令码，之后从FLASH区域 内的地址输入载入开始地址、载入结束地址后，在指令寄存器中写入 载入命令码及载入开始地址及载入结束地址。如此，读出从FLASH 的载入开始地址到载入结束地址之间的数据传送到DRAM内的 FLASH数据复制区域。由此、FLASH的数据被保持在DRAM。在指令寄存器中写入储存命令码并在选择FLASH的地址上写入 储存开始地址及储存结束地址后，DRAM内的FLASH数据复制区域 的数据被写回从FLASH的储存开始地址起到储存结束地址之间的地 址。FLASH的哪个地址范围对应于DRAM的FLASH数据复制区域 的哪个地址范围可通过在控制电路(CTL一LOGIC)中的控制寄存器设 定值而决定。
FLASH很少会发生因为重覆更新而降低可靠度、及在写入时写 入的数据与读取时的数据不同，或是在更新时数据未写入。
从FLASH读出数据时，CHIP2(CTI^LOGIC)检测并修正读取数 据的错误再传送到DRAM。
对FLASH写入数据时，CHIP2(CTLJ^OGIC)检查是否已正确写 入，未正确写入时，以与现在的地址不同的地址进行写入，进行所谓 替代处理。也进列地址管理，以管理不良地址及以哪个地址进行了替 代处理。
存取DRAM的FLASH数据复制区域时，从地址信号(A0 ~ A24) 输入FLASH区域的地址及、指令信号(SVCE1， S-CE2， S-/OE, S-AVE， S-/LB， S-/UB),指令信号为读取命令之时，CHIP2的控制电路存取 DRA，从对应于FLASH区域内的地址的DRAM的FLASH数据复制 区域内地址读出数据。写入命令时写入数据从存储模块的数据输入输 出线(I/O0 I/O15)输入，其后通过DRAM用数据I/O(Dl-DQ0~ D1-DQ15)输入到DRAM。由此，FLASH的数据的读取及写入时间与 SRAM相当。
存取DRAM的工作区域时，输入存取DRAM内工作区域上必要 的地址信号或指令信号。控制电路(CTL一LOGIC)产生DRAM内工作 区域的地址，对DRAM进行存取。读取存取之时来自DRAM的读取 数据通过DRAM用数据1/0(D1-DQ0 D1-DQ15)输出到数据输入输 出线(1/00 ~ 1/015)。写入存取之时从存储模块的数据输入输出线 (I/O0 ~ 1/015)输入写入数据，其后通过DRAM用数据I/O(Dl-DQ0 ~ D1-DQ15)输入到DRAM。CHIP3(DRAM)的电源从LD-VCC、 LD-VSS供给，通过控制电 路(CTL_LOGIC)连接到D1-VCC，D1國VSS，D1國VCCQ，D1画VSSQ ， FLASH的电源从LF-VCC、LF-VSS供给，通过控制电路(CTL—LOGIC) 连接到F-VCC，F-VSS,对DRAM及FLASH的电源供给由指令信号 PS所控制，必要时可切断。
DRAM断电时，控制电路(CTL—LOGIC)只将必须从DRAM写 回FLASH的数据自动写回，数据的写回结束后切断DRAM的电源。
将已切断的DRAM的电源再投入时需要进行DRAM的初始化。 DRAM及FLASH的初始化所要的信号生成或时序控制由控制电路 (CTL—LOGIC)进行。
又、进行DRAM的更新时，控制电路(CTI^LOGIC)可定期投入 库主动指令(bank active command)而进行。 一般而言，DRAM的更新 特性在高温时会恶化，可在控制电路(CTL一LOGIC)中设置温度计，在 高温时缩小库主动指令的投入间隔而使DRAM可在更广的温度范围 内使用。
如上说明的实施例沿用SRAM接口方式而得到一种存储模块， 其使用便宜的通用SDRAM及FLASH,容量大，且存取速度与SRAM 相当。
本发明的存储模块在DRAM内确保一可复制FLASH的一部分 数据或全部数据的区域，并预先将数据从FLASH传送到DRAM,而 可以与SRAM相当的速度读出FLASH的数据。对FLASH写入数据 时，可先暂时将数据写入DRAM,必要时再写回FLASH,故数据的 写入速度也可与SRAM相当。
使用大容量SDRAM,在SDRAM中除了可复制FLASH的数据 的区域外，也可确保大容量的工作区域。
从FLASH读取时、进行错误检测及修正，写入时，对未正确写 入的不良地址进行替代处理，故可高速处理，保持可靠度.
由于使用大容量SDRAM,在SDRAM中除了可复制FLASH的 数据的区域外，也可确保大容量的工作区域。
用温度改变模块内部所执行的更新间隔，可扩大DRAM的使用 温度范围，得到使用温度范围大的大容量存储模块。
本发明的另一目的为得到数据保持电流少的存储模块.为了达到 本目的，特别是在低温时延长模块内部所执行的更新间隔，可减少数 据保持电流。
再者，为了减少数据保持电流，切断DRAM的电源供给，只保 持SRAM中存储的数据即可。由此，可用最低限度的数据保持电流只 保持必要的数据。
图 22 所 示 为 CHIP2(SRAM+CTL一LOGIC)。 CHIP2(SRAM+CTLJLOGIC)由SRAM及控制电路(CTI^LOGIC)构 成，被集成的SRAM为先前一般使用的非同步SRAM。控制电路 (CTI^LOGIC)是CHIP2的SRAM以外的部分，如图18中以虚线包 围的区域所示，由AS、 MMU、 ATD、 DTD、 R/W BUFFER, CPB、 A一CONT、 REG、 INT TMP、 RC、 PM、 CLK一GEN、 COM一GEN 构成。以下说明各电路区块的动作。
初始化电路INT在电源开始供给时进行存储器管理单元MMU 内的控制寄存器的初始化及DRAM的初始化。
存储器管理单元MMU根据内建的控制寄存器的设定值变换从 外部输入的地址，选择REGISTER区域内的指令寄存器REG或 DRAM内的工作区域、DRAM内的FLASH数据复制区域、FLASH 区域，进行存取。控制寄存器的值在电源供给时被初始化电路INT初 始设定。想变更控制寄存器的值时，在指令寄存器REG中输入存储 器管理MMU变更命令，SRAM被选择时通过存取开关(AS)将地址信 号及指令信号送给SRAM,对SRAM进行存取。
地址转换检测器电路(ATD)检测地址信号及指令信号的变化而 输出脉冲。又，指令转换检测器电路(CTD)检测指令信号的变化而输 出脉冲。这种检测电路检测信号的变化，由此开始对存储器存取。
数据更新地址管理电路CPB保持在DRAM的FLASH数据复制 区域中写入数据时的地址信息。
指令寄存器REG被写入并保持栽入命令、储存命令、存储器管 理单元MMU变更命令、断电命令等命令码，及载入开始地址、载入 结束地址、储存开始地址、储存结束地址等地址。
数据緩冲器RAVBUFFER暂时保持DRAM的读取数据、写入数 据或FLASH的读取数据、写入数据。
指令产生器COM一GEN产生DRAM的存取所必要的指令。 存取控制器A—CONT产生用于进行CHIP2的全体控制及对DRAM存取的地址。快闪控制信号产生电路FGEN进行FLASH的数据的读取、写入的制御。错误修正电路ECC检查自FLASH读取的数据是否有错误，若 有错误则进行修正。替代处理电路REP检查对FLASH的写入是否正 确，未正确进行时，对FLASH中预先准备好的替代用新地址进行写 入。温度计测模块(TMP)测量温度，并将对应于所测得的温度的信号 输出到RC及A_CONT。 RC为更新计数器，配合DRAM的更新间隔 产生进行更新的地址。又，通过温度计测模块(TMP)的输出信号进行 对应于温度的更新间隔的变更。电力模块(PM)进行CHIP2的控制电路(CTL一LOGIC)及DRAM 的电源供给及电源控制。时钟信号产生器(CLK一GEN)产生时钟信号， 供给到DRAM及控制电路(CTLJLOGIC)。指令产生器(CO]V^GEN) 产生DRAM的存取所要的指令。存取控制器(A—CONT)产生CHIP2 (SRAM+CTL—LOGIC)全体动作的控制及DRAM的存取所要的地址。快闪控制信号产生电路FGEN进行FLASH的数据的读取、写入 的制御。错误修正电路ECC检查自FLASH读取的数据是否有错误，若 有错误则进行修正。替代处理电路REP检查对FLASH的写入是否正 确，未正确进行时，对FLASH中预先准备的替代用新地址进行写入，其次说明本存储模块的动作。为了对CHIP2(SRAM+CTL—LOGIC)进行存储器存取，以以往一 般使用的非同步SRAM方式做接口 。若地址信号(A0 ~厶24)或指令信号(8-/1^， S-/UB, S-AVE， S-/CE1, S-CE2, S-/OE)有变化，则ATD检测出该变化，开始存取指令寄存器 REG、 SRAM、 DRAM或FLASH,
从外部输入的地址信号(ao ~ a24)的值首先用存储器管理单元 mmu变换。根据变换后的地址，决定存取对象是指令寄存器reg、 sram、 dram、或是flash。地址的变换形成由存储器管理单元mmu内部的控制寄存器的 值决定。选择指令寄存器reg并将载入命令码写入指令寄存器reg后， 开始从flash传送数据给dram。开始时，快闪控制器fcon内部 的快闪控制信号产生电路fgen对flash进行读取动作。从flash 读出的数据若无错误，则直接将数据传送到数据緩沖器r/wbuffer, 若有错误，则用错误修正电路ecc修正，传送到数据緩沖器 r/wbuffer。其次，从指令产生电路com_gen输入写入命令，从 存取控制器a—cont输入地址信号，通过数据緩冲器r/wbuffer 将从flash读取的数据输入dram，进行向dram的flash数据 复制区域的写入。数据更新管理电路cpb在数据被写入dram的flash数据复 制区域时保持写入地址信息。选择指令寄存器reg并将储存命令写入指令寄存器后，开始将 dram的flash数据复制区域内数据的数据传送到flash。开始时，从指令产生电路com一gen将读取命令并从存取控制 器a一cont将地址信号传送到dram而读出数据。从dram读出 的数据通过数据緩冲器r/wbuffer传送到快闪控制器fcon，快闪 控制信号产生电路fgen对flash进行写入。地址替代处理电路 rep检查写入是否成功，若成功则结束处理。写入失败时，对flash 中预先准备的替代用新地址进行写入。进行替代处理时，管理不良地 址并保持对不良地址以那一地址进行了替代处理的地址信息。在数据 更新管理电路cpb所保持的dram的地址信息中，清除flash写 入结束的地址信息。如此，数据更新管理电路cpb可经常管理最新的 数据被更新的地址，选择dram的工作区域及flash数据复制区域，为读取命令
时，从指令产生电路com一gen将读取命令信号并从存取控制器 a一cont将地址信号传送给dram，读出数据。选择dram的工作区域及flash数据复制区域，为写入命令 时，从指令产生电路com_gen将写入命令信号、从地址产生电路 a一cont将地址信号、并从数据緩沖器r/wbuffer将数据传送给 dram,写入数据。选择指令寄存器reg，断电命令写入指令寄存器后，将对应于 数据更新管理电路cpb所保持的地址的dram数据传送到flash, 开始时，从指令产生电路com一gen将读取命令并从存取控制器 a_cont将地址信号传送到dram读出数据。从dram读出的数据 通过数据緩沖器ravbuffer传送到快闪控制器fcon，通过快闪控 制信号产生电路fgen写入flash。数据更新管理电路cpb所保持的dram的地址信息中，清除 flash写入结束的地址信息，对应于所保持的地址的数据全部写入 flash后，数据更新管理电路cpb的地址信息全部被清除。在高温下使用存储模块时，只要缩短dram的更新间隔，频繁 地更新即可。本存储模块中温度计测模块(tmp)测量温度，通知更新 计数器及存取控制器。若达到高温，则缩短更新计数器的更新间隔， 输出更新用地址。又，相反地低温时，则拉长dram的更新间隔， 即可减少数据保持电流。此时温度计测模块(tmp)可测量温度，通知 更新计数器及存取控制器。低温时则更新计数器拉长更新间隔，输出 更新用地址。安装有存储模块的机器有时想根据动作状态减少耗电。因此说明 电力模块改变存储器的动作状态而减少耗电的方法。首先，最简单的方式是电力模块依照指令信号ps信止更新计数 器所进行的更新。由此，dram中所存储的数据会被破坏，但可减少 更新时所要的电力，想要进一步减少耗电时，可在存储模块内部切断对dram供给 的电源。此时，电力模块根据机器输出的指令信号ps停止对供电给 DRAM的D1-VCC的电力供给。此外，想要更进一步减少耗电时，电力模块根据指令信号PS停 止对CHIP2(SRAM+CTLJLOGIC)中与DRAM的存储器存取相关的 部分供给电源即可。该状态下可例如在CHIP2(SRAM+CTL_LOGIC) 中除了 SRAM外只对MMU及AS连接电源而进入动作状态，而成为 只执行对SRAM的存取的模式。再者，也可以指令PS形成只进行SRAM的数据保持的动作状态。 此时，切断连接到SRAM电源(S-VCC，S-VSS)以外的电源，禁止存储 器的存取。在本状态下，存储模块进行存储在SRAM内的数据的保持。为了暂时停止对DRAM供给电源并在动作停止后使DRAM再度 动作，除了重新开始供给电源外，必须进行DRAM的初始化。初始 化方法为一般的方法，在本存储模块中，初始化电路(INT)对存取控制 器(A一CONT)指示初始化的顺序而执行初始化。又，为了在停止DRAM的更新时再度使DRAM动作，必须进行 DRAM的初始化，同样地初始化电路(INT)对存取控制器(A一CONT) 指示初始化的顺序而执行初始化。图23，24，25，26所示为以存储器管理单元MMU变换的存储映像 的一例。这种存储映像均可根据MMU内部的控制寄存器的设定值而 选择。本实施例中并不特别受限，以下以FLASH的存储容量为256 + 8Mb、保持数据用SRAM为2Mb、 DRAM为256Mb的存储模块为 例说明代表性存储映像。图23所示的存储映像以通过地址信号AO ~ A24所输入的地址为 基础，存储器管理单元MMU对指令寄存器REG(16kbit)、 SRAM形 成的数据保持区域(2Mbit)、 DRAM内工作区域(128Mbit)、 DRAM内 FLASH复制区域(128Mbit)、 FLASH(256+8 Mbit)变换地址.虽不特别受限，从存储映像的地址空间的下部起，指令寄存器 REG，SRAM、 DRAM、 FLASH1被映像。指令寄存器REG从外部写入栽入命令、储存命令、MMU寄存 器变更命令等命令码及栽入命令、储存命令时的开始地址或结束地址.
DRAM分为工作区域(128Mbit)及FLASH复制区(128Mbit)。 工作区域作为程序执行时的工作存储器使用，FLASH复制领域用于复 制FLASH区域的数据的一部分并进行保持。SRAM构成的2Mbit的数据保持区域i更定成集中在地址空间的 下部。本区域与DRAM重复映像在存储器空间，但不进行对DRAM 的存取，只进行对SRAM的存取。控制存储模块的电源只保持并使用SRAM的数据时，可集中管 理SRAM的区域。未存取的DRAM的区域(SHADOW)可用于救济DRAM的存储 单元。本存储模块中为了在低温时延长更新间隔而减少耗电而有各种 设计，此时会产生难以保持数据的存储单元(Fail bit)。因此，可使用 成为本SHADOW的DRAM进行Fail bit的替代。图23中，DRAM 中有Fail bit A， Fail bit B，其地址事前已登录好，对Fail bit进行存 取时，则存取SHADOW替代之。通过SHADOW的替代可救济Fail bit,在低温时延长更新间隔，而得到耗电少的存储模块。为了将FLASH区域的数据的一部分复制到FLASH复制区域， 存储器管理单元MMU根据内部寄存器的设定值决定FLASH区域内 的哪个地址的数据对应FLASH复制区域内的哪个地址。图23中， FLASH区域内的Al区域(64Mbit)及Cl区域(64Mbit)的数据各为可复 制到DRAM的FLASH复制区域内的Al区域(64Mbit)及1区域 (64Mbit)的地址对应的1例。通过变更存储器管理单元MMU的内部 控制寄存器的值，可将FLASH区域内的Bl区域(64Mbit)及Dl区域 (56Mbit)的数据各变更为可复制到DRAM的FLASH复制区域的地址 对应。FLASH(256M + 8Mbit)虽不特别受限，可分为主数据区域 MD誦Area(Al, A2，B1，B2， Cl， C2，D1， D2: 255.75Mbit)及替代区域 R印誦Area(El、 E2: 8.25Mbit).主数据区域可再分为数据区域(A1，B1，C1，D1)及冗余区域(A2 ， B2， C2， D2).数据区域存放程序及数据，冗余区域存放检测并修正
错误用的ECC极性数据等。FLASH的数据区域内的数据被传送到 DRAM的FLASH复制区域，或是DRAM的FLASH复制区域的数据 被传送到FLASH的数据区域。FLASH很少会发生因为重覆更新而降低可靠度、及在写入时写 入的数据与读取时的数据不同，或是在更新时数据未写入。替代区域 为了将不良的区域(Fail Area C、 Fail Area D)的数据置换到新的区域 而设。替代区域的大小并不特别受限，只要能确保FLASH所保证的 可靠度即可。说明从FLASH到DRAM的数据传送。为了将FLASH的Al区域的数据传送到DRAM的FLASH复制 区域A1区域，在指令寄存器中写入载入命令及FLASH区域内Al区 域的传送开始地址SAD及传送结束地址EAD。如此，控制电路 (CTI^LOGIC)读取FLASH的Al区域内的传送开始地址FSAD及传 送结束地址FEAD所示的地址范围的数据，并传送到到存储器管理单 元MMU产生对应关的DRAM的FLASH复制区域Al区域内的地址 DSAD及DEAD的地址范围。从FLASH读出数据时，以数据的管理单位(在此为8kbit)读取 FLASH的数据区域A1中的数据及冗余区域A2中的ECC极性数据， 若有错误则以错误修正电路ECC修正的。只将修正后的数据传送到 DRAM。说明从DRAM到FLASH的数据传送。为了对FLASH的Al区域传送DRAM的FLASH复制区域Al 的数据，在指令寄存器中写入储存命令及FLASH的Al区域的传送开 始地址SAD及传送结束地址EAD。如此，控制电路(CTLJLOGIC) 读取由存储器管理单元MMU产生对应关的DRAM的FLASH复制区 域Al区域内的地址DSAD及DEAD的地址范围的数据，并写入 FLASH的Al区域内的传送开始地址FSAD及传送结束地址FEAD的 地址范围数据。对FLASH写入数据时，错误修正电路ECC以数据的管理单位(在 此为8kbit)产生ECC极性数据。通过快闪控制电路FGEN，自DRAM 读出的数据被写入FLASH的数据区域Al，所产生的ECC极性数据 被写入冗余区域A2。地址替代处理电路REP检查写入是否成功，若 成功则结束处理。写入失败时，选择FLASH的替代区域内的地址， 自DRAM读出的数据写入替代区域内的替代数据E1，所产生的ECC 极性数据写入替代冗余区域E2。其次说明DRAM的FLASH复制区域Al的数据的读取。从外部输入FLASH的Al区域内地址FADO及读取命令后， MMU对对应于地址FADO的DRAM的FLASH复制区域Al的地址 DADO进列地址变换。由此，DRAM可读出被复制到所选择的DRAM 中的FLASH的读出数据。换言之，可与以DRAM相同的速度读出读 出FLASH的数据。其次说明DRAM的工作区域的数据的读取。从外部输入工作区域内地址WADO及读取命令后，MMU将地址 WADO输出到地址产生电路A_COUNT。由此，可读出DRAM的工 作领域内地址WADO的数据。其次说明对DRAM的FLASH复制区域Al的数据写入。从外部输入FLASH的Al区域内地址FADO及写入命令、写入 数据后，MMU对对应于地址FADO的DRAM的FLASH复制区域内 的地址DADO进列地址变换。由此，DRAM被选择，数据被写入FLASH 复制区域。通过对应于FLASH的数据区域Al的DRAM的FLASH 复制区域A1的写入，可以与SRAM相同的速度写入FLASH的数据。其次说明DRAM的工作区域的数据的读取。从外部输入工作区域内地址WADO及读取命令后，MMU将地址 WADO输入存取控制器A_COUNT。由此，可读出DRAM的工作区 域内地址WADO的数据。其次说明DRAM的工作区域的数据的写入。从外部输入工作区域内地址WADO及写入命令、输入数据后， 地址产生电路A—COUNT将地址WADO输出到DRAM。由此，可写 入DRAM的工作区域内地址WADO的数据。图24所示的存储映像的例中，设定有分散在多个地址空间的 SRAM区域。SRAM的地址空间仍然与DRAM的地址空间重叠，对 重叠的地址空间的存取对SRAM进行的。多个SHADOW用于多个 Fail bit的救济。在本例中，SRAM区域i殳定成2Kbyte为单位，此种 设计的目的是为了配合FLASH存储器的写入消去单位，使地址空间 的管理单位与FLASH存储器一致，由此简化OS或程序的存储器空 间的处理。又，控制存储模块的电源，只保持SRAM的数据而使用时，可 将SRAM的区域分散配置在存储器空间内。图25所示的存储映像的例中，SRAM及DRAM映像在另 一地址 空间，而没有因重复而产生的SHADOW,因此，地址空间为合计 DRAM的256Mb及SRAM的2Mb之后的258Mb,可得到较大的地 址空间。图26所示的存储映像为将图22的SRAM区域128分割而配置 的例。其可具有与图25所示的例同样大的地址空间。又、与图22所 示的例相同地，在存储模块的电源只保持SRAM的数据而使用时，可 将SRAM的区域分散配置在存储器空间内。如此，MMU可在指定的地址空间中分配SRAM区域及DRAM 区域，其分配方法可通过变更MMU中所设定的寄存器的而轻易变更。当想尽量减少数据保持电流时，将存放想保持的数据的地址空间 分配到SRAM区域，再停止对DRAM供给电源即可。本方法可得到 数据保持电流少的存储模块。图27(A)所示为外部存取及更新存取及栽入命令或储存命令时对 DRAM存取的优先顺序。更新存取为第l优先，外部存取为第2优先，栽入或储存命令中 的存取为笫3优先。图27(B)所示为外部对DRAM产生读取存取(READ)及更新存取 (REF)时的动作。
图27(C)所示为对DRAM产生写入存取(WRITE)及更新存取 (REF)时的动作。未产生更新存取(REF)而产生外部存取(READ、 WRITE)时，外 部存取直接对DRAM进行，而进行数据的读取及写入。产生更新存取(REF)及外部存取时，首先，以优先顺序高的更新 存取进行更新动作，其次，执行外部存取动作。更新动作中，WAIT 信号成为High，表示已经进行了对DRAM的动作。图28(A)所示为对指令寄存器写入栽入命令时及从FLASH对 DRAM传送数据时对DRAM的动作。从FLASH读取数据，暂时保时在数据緩冲器R/WBUFFER中， 其后存取DRAM并写入数据。对DRAM的写入存取开始起到写入结 束为止的期间内，WAIT信号成为High,表示已经进行对DRAM的 存取。图28(B)所示为对指令寄存器写入储存命令时及从DRAM对 FLASH传送数据时对DRAM的动作。从DRAM读取数据，暂时保持在数据緩冲器中，其后，存取 FLASH而写入数据。从对DRAM的读取存取开始到写入结束为止的 期间内，WAIT信号成为6igh,表示已经对DRAM进行存取。图29(A)所示为载入命令时对DRAM写入存取中，从外部产生读 取存取时的DRAM的动作.外部存取的种类并不特别受限，在此以 读取存取为l例。产生外部存取时，栽入命令时的DRAM的写入存取暂时停止， 优先处理外部存取。外部存取的处理结束后，重新开始栽入命令时的 DRAM的写入存取。图29 (B)所示为储存命令时对DRAM的读取存取中，从外部 产生写入读取存取时的DRAM的动作。外部存取的种类并不特别受 限，在此以写入存取为l例.产生外部存取时，暂时停止储存命令时的DRAM的读取存取， 优先处理外部存取。外部存取的处理结束后，重新开始储存命令时的
DRAM的读取存取。图30所示为本发明的存储模块的动作波形的一例。A0~A20， S-/CE1， S-CE2， S-/LB， S-/UB, S-/OE, S-/WE为输入存储模块的信号， 为所谓非同步SRAM的接口信号。数据输入输出信号I/O0~I/O15分 为数据的输入及输出，各以DIN、 DOUT表示。MMU，ATD，CTD各 代表MMU电路、ATD电路、CTD电路的输出信号。D1-CLK为供 给给DRAM的时钟信号，Dl-COM为供给给DRAM的指令信号的总 称，D1-A0~D1-A15为DRAM的地址线，D1-DQ0 ~ D1-DQ15为 DRAM的1/0线。首先，说明开始时进行的读取存取。输入地址AO ~ A24后，MMU 电路输出变换后的地址。ATD电路检测出地址A0~A24与指令类 (S-/CE1, S誦CE2， S-/LB, S誦/UB， S誦/OE， S-AVE)的变化，地址及指令确定 后，输出脉沖。以该脉冲为起点，对DRAM1发出库主动指令A及行 地址Ra，跟着发出读取指令R及列地址Co。从DRAM1出的数据被 输出到D-DQ0-D-DQ15,先通过R/W BUFFER再输出到I/O0 ~ 1/015。在下一个周期所示为写入存取的执行例。写入存取之时也与读取 存取相同地以ATD信号的下降为起点发出库主动指令A及行地址 Ra。其后，CTD电路检测指令类(S-ZCE1， S-CE2， S-/LB， S-/UB, S-/OE, S-AVE)的变化，辨识其为写入动作，输出脉冲。以该脉冲为起点，发 出写入指令W及列指令C而执行写入。图31所示为本发明的存储模块的动作波形的一例，显示进行更 新动作时，从外部读取存取时产生的动作波形。为了进行更新，对DRAMl发出库主动指令A及行地址Ra，其 后发出预备充电指令P及库地址Ba。本更新动作期间中，更新计数器 输出信号RC，表示其在更新期间中。说明更新期间中产生的来自外 部的读取存取。输入地址AO ~ A24后，MMU电路输出变换后的地址。 ATD电路检测地址AO ~ A24及指令类(S-ZCE1， S-CE2， S-/LB, S-/UB, 8-/0￡，8-/\￥￡)的变化，地址及指令确定后，输出脉冲，根据该脉冲， 闩锁地址及指令。以更新期间结束为起点，对DRAM1发出库主动指 令A及行地址Ra，接着发出读取指令R及列地址Co。自DRAM1读 出的数据被输出到D-DQO ~ D-DQ15,先通过R/W BUFFER再输出到 I/O0~I/O15。图32所示为本实施例的SRAM的构成例。其由X解码器(X-DEC) 存储器阵列MA(SRAM)， Y栅极(Y-GATE)， Y解码器(Y-DEC)，输入 数据控制电路(D—CTL)，控制电路(CONTROL LOGIC)及各信号线的 输入输出緩沖器所构成。该SRAM为一般所谓的非同步SRAM。可用 该本SRAM构成本实施例的存储模块.如上说明的实施例，可沿用SRAM接口方式而得到使用便宜的 通用DRAM的大容量存储模块。本发明的存储模块中，在DRAM内确保一可复制FLASH的一 部分数据或全部数据的区域，预先从FLASH将数据传送到DRAM, 以与SRAM相当的速度读出FLASH的数据。由于对FLASH写入数 据时，先将数据写入DRAM，必要时再写回FLASH,故数据的写入 速度与SRAM相当。从FLASH读取时，进行错误检测及修正，写入 时，由于对未正确写入的不良地址进行替代处理，故可高速处理，保 持可靠度。存储器管理单元MMU可自由设定SRAM所构成的数据保持区 域、DRAM的FLASH复制区域及工作区域，故可对应各种机器广泛 地应用。本发明的控制电路(CTLJLOGIC)中使用DRAM,但由于DRAM 所需要的更新由控制电路(CTL一LOGIC)所执行，故可与SRAM同样 地不考虑更新而使用，再者，通过缩小DRAM的更新间隔，在高温时也可使DRAM动 作，可得到使用温度范围广的存储模块。另一方面，通过在低温时增 加DRAM的更新间隔，可减少数据保持所需要的电力，而得到数据 保持电力少的存储模块，在电力模块PM的作用下，也可停止供给DRAM的一部分或全
部的电源，而限定存储区域，减少数据保持所需要的电力。再者，也 可通过停止控制电路的电源供给，得到数据保持电力少的存储模块。<实施例3 >图33所示为本发明的存储模块的笫3实施例。图33(A)所示为俯视图，图33(B)所示为剖面图。本存储模块在通 过球状格子阵列(Ball Grid Array, BGA)安装在装置上的基板(例如玻 璃环氧基板所制成的印刷电路板PCB)上，安装实施例1所示的 CHIP1(FLASH)、 CHIP2(CTL_LOGIC)、 CHIP3(DRAM)，或实施例 2 所示的 CHIP 1 (FLASH) 、 CHIP2(SRAM+CTL一LOGIC)、 CHIP3(DRAM)。虽不特别受限，CHIP1中使用在芯片的一端排列 一排信号及电源 焊垫列的通用DRAM的棵芯片(《7f'7，) ， CHIP3中使用在芯 片的中央排列l列信号及电源焊垫列的通用DRAM的棵芯片。CHIP1及基板上的接合垫(bonding pad)以接合线(PATIK)连接， CHIP2及基板上的接合垫以接合线(PATH3)连接。CHIP3及CHIP2 以接合线(PATH1)连接。CHIP1及CHIP2以接合线(PATH4)被连接。搭栽有芯片的基板上面进行树脂模塑，以保护各芯片及连接配 线。又，也可另外在其上加上金属、陶瓷或树脂的盖子(COVER)。本发明的实施例中由于在印刷电路板PCB上直接搭栽棵芯片， 故可形成安装面积小的存储模块。又，由于可近接配置各芯片，故可 缩短芯片间配线长度。通过将芯片间的配线及各芯片与基板间的配线 统一成接合线方式，可用较少的步骤数制造存储模块。再者，通过以 接合线对芯片间直接配线，可减少基板上的接合垫数及接合线的条数， 以较少的步骤数制造存储模块。由于可使用大量量产的通用DRAM的 棵芯片，故可便宜且安定地供给存储模块。使用树脂盖时，可形成更 强韧的存储模块。使用陶瓷或金属盖时，除了强度外，更可形成放热 性或遮蔽效果优良的存储模块。图34所示为本发明的存储模块的图34的变形例。图34(A)所示 为俯视图，34(B)所示为剖面图.本例中，CHIP3(DRAM)、CHIP2(CTL_LOGIC或SRAM+CTLJLOGIC)的安装及配线上使用球 形格子阵列(BGA)。 CHIP1与基板上的接合垫用接合线(PATH2)连接。通过本安装方法，CHIP2(CTL—LOGIC或SRAM+CTL—LOGIC) 与CHIP3(DRAM)及CHIP2(CTL—LOGIC)与基板间之间不必接合线， 可减少接合配线的条数，故除了可减少组装步骤数之外，可得到可靠 度更高的存储模块。<实施例4>图35所示为本发明的存储模块中的另一实施例。M储模块由4 个芯片所构成。以下说明各种芯片。首先，CHIP1(FLASH)为非易失 性存储器。非易失性存储器中可使用ROM(只读存储器)、EEPROM(电 子式可擦除可编程ROM)、闪存器等。本实施例中为闪存器为例说明。 CHIP2(SRAM+CTLJLOGIC)中集成静态随机存取存储器(SRAM)及 控制电路(CTL—LOGIC)。控制电路对集成在CHIP2中的SRAM及 CHIP3及CHIP4进行控制。CHIP3(DRAM1)、 CHIP4(DRAM2)为动 态随机存取存储器(DRAM)。 DRAM依内部构成或接口的差异有 EDO、 SDRAM、 DDR等各种种类。本存储模块可使用任一种DRAM, 本实施例以SDRAM为例i兌明。对本存储模块从外部输入地址(AO ~ A24)及指令信号(S-ZCE1， S-CE2， S-/OE, S-AVE， S-/LB, S國/UB， LS — EN， F誦EN)。电源通过 S誦VCC， S誦VSS， F-VCC， F-VSS， L誦VCC， L-VSS供给，数据的输入输出 使用S-I/O0 ~ S-I/015。该存储模块通过所谓SRAM接口而动作。CHIP2供给CHIP1， CHIP3及CHIP4的动作所需要的信号。 CHIP2对CHIP1供给串列时钟信号(F 一 SC)、地址及FLASH用数据 (I/O0 ~ 1/07)、 指令(F画CE， F國/OE， F-AVE， F-/RES, F誦CDE， F-RDY/BUSY)、 DRAM用数据(D1-DQ0 ~ D1-DQ15， D2-DQ0 ~ D2-DQ15)。再者，CHIP2对CHIP3及CHIP4供给时钟信号(D1-CLK， D2誦CLK)、地址(D1國A0 ~ Dl-A14， D2誦A0 ~ D2-A14)、指令(D1-CKE， D2誦CKE， D1-/CS, D2-/CS, D1國/RAS， D2誦/RAS, D1-/CAS, D2-/CAS, D1誦AVE， D2國/WE， D1-DQMU/DQML， D2國DQMU/DQML)、 DRAM用
数据(D1-DQ0 ~ D1-DQ15， D2-DQ0 ~ D2画DQ15)、电源(D1誦VCC， D2國VCC， D1-VSS， D2-VSS， D1-VCCQ， D2國VCCQ， D1-VSSQ， D2-VSSQ)。在此简单说明各指令信号。输入CHIP2中的S-/CE1, S-CE2为 芯片启动信号，S-/OE为输出启动信号，S-/WE为写入启动信号，S-/LB 为低位元组选择信号，S-ZIJB为高位元组选择信号。输入CHIP1中的F-/CE为芯片启动信号，F-/OE为输出启动信 号，F-/WE为写入启动信号，F-SC为串列时钟信号，FVRES为重置 信号，F-CDE为《i指令数据启动信号，F-RDY/BUSY为待命/忙碌信 号，1/00 1/07为数据输入输出信号，用于闪存器的控制。CHIP2的控制电路(CTL—LOGIC)根据从外部输入的地址的选择 CHIP2的控制电路(CTL—LOGIC)中设置的指令寄存器、或是CHIP2 内部的SRAM、或是CHIP3及CHIP4的DRAM、或是CHIP1的 FLASH。可通过在设置在控制电路(CTL一LOGIC)中的控制寄存器中设定 预设值加以区别。其存取均以所谓SRAM接口方式进行。存取SRAM区域时，将SRAM区域内的地址信号及指令信号类 输入控制电路(CTL—LOGIC)后，进行CHIP2内部的SRAM的存取。 读取存取之时，从SRAM读取数据，输出到存储模块的数据输入输出 线(S-I/00 ~ S-I/015)。写入存取之时，从存储模块的数据输入输出线 (S-I/O0 S-I/O15)输入写入数据，写入SRAM。通过存取控制电路(CTLJX)GIC)内的指令寄存器而写入栽入命 令及储存命令码，可将FLASH区域的数据复制(载入)DRAM内的 FLASH数据复制区域，或将DRAM内的FLASH数据复制区域的数 据写回(储存)FLASH区域。从地址信号(A0 ~ A24)输入存取指令寄存器用的地址，从指令信 号(8-/0￡1，8《￡2，8-/0￡， 8-/\￥￡，8丄8，8-/118)输入写入命令，从输入输 出数据信号(I/O0 I/O15)输入栽入命令码，接着在FLASH区域内的 地址输入栽入开始地址、栽入结束地址之后，在指令寄存器中写入栽
入命令码及载入开始地址及载入结束地址。如此，读出FLASH区域 内的载入开始地址到载入结束地址之间的数据，传送到DRAM1及 DRAM2的FLASH数据复制区域。由此，FLASH的数据被保持在 DRAM。在指令寄存器中以储存命令码及FLASH区域内的地址写入储存 开始地址及储存结束地址之后，将DRAM1或DRAM2的FLASH数 据复制区域的数据写回FLASH区域内的储存开始地址起到储存结束 地址之间的地址。通过设定设置在控制电路(CTI^LOGIC)中的控制寄存器的值， 可决定FLASH区域的哪个地址范围对应于DRAM1及DRAM2的 FLASH数据复制区域的哪个地址范围。FLASH很少会发生因为重覆更新而降低可靠度、及在写入时写 入的数据与读取时的数据不同、或是在更新时数据未写入，从FLASH读出数据时，CHIP2(CTL—LOGIC)检测并修正读取数 据的错误，而传送给DRAM1及DRAM2。对FLASH写入数据时，CHIP2(CTL—LOGIC)检查是否已正确写 入，未正确写入时，以与现在的地址不同的地址进行写入。进行所谓 替代处理，也进列地址管理，以管理不良地址及对哪个地址进行了替 代处理。DRAM存取FLASH数据复制区域时，从地址信号(A0 ~ A24)输 入FLASH区域的地址及指令信号(S-ZCE1， S-CE2， S-/OE, S-AVE， S-/LB， S-/UB)。指令信号为读取命令之时，CHIP2的制御电路存取 DRAM，从对应于FLASH区域内的地址的DRAM的FLASH数据复 制区域内地址通过DRAM用数据1/0(D1誦DQ0 ~ D1-DQ15或 D2-DQ0 ~ D2-DQ15)读出数据。写入命令之时从存储模块的数据输入 输出线(S-I/O0 S-I/O15)输入写入数据，其后通过DRAM用数据 I/O(Dl-DQ0 ~ D1-DQ15及D2誦DQ0 ~ D2-DQ15)输入到DRAM。由此， FLASH区域的数据的读取及写入时间与SRAM相当.存取DRAM的工作区域时，输入DRAM内工作区域的存取所需
要的地址信号及指令信号。控制电路(CTLJLOGIC)产生DRAM内工 作区域的地址，对DRAM进行存取。读取存取时来自DRAM的读取 数据通过DRAM用数据I/O(Dl-DQ0 ~ D1-DQ15或D2-DQ0 ~ D2-DQ15)输出到数据输入输出线(S-I/00 ~ S-I/015)。写入存取之时从 存储模块的数据输入输出线(S-I/00 ~ S-I/015)输入写入数据，其后通 过DRAM用数据1/0(D1誦DQ0 ~ D1-DQ15及D2-DQ0 ~ D2誦DQ15 )输 入到DRAM。DRAM1的电源从LD-VCC、 LD-VSS供给，通过控制电路 (CTL—LOGIC)连接到D1陽VCC，D1画VSS，D1-VCCQ及D1-VSSQ。 DRAM的电源供给受指令信号PS控制，必要时可切断。DRAM断电时，控制电路(CTL—LOGIC)只自动写回必须从 DRAM写回FLASH的数据，数据的写回结束后切断DRAM的电源。切断DRAM的电源后要再通电时，必须进行DRAM及FLASH 的初始化。DRAM的初始化所需要的信号生成及时序控制由控制电路 (CTLJLOGIC)进行。又，进行DRAM的更新时，控制电路(CTL一LOGIC)可定期投入 库主动指令而进行。 一般而言，DRAM的更新特性在高温时会恶化， 通过在控制电路(CTL一LOGIC)中设置温度计而在高温时缩小库主动 指令的投入间隔，可在较广的温度范围内使用DRAM。再者，通过2个DRAM将工作区域及FLASH区域二重化，可 将一个数据保持在2个DRAM外，通过调整进行更新之时序，可隐 藏更新，以免从存储模块外部因更新动作而产生存取上的限制。如上说明的实施例中，可沿用SRAM接口方式而得到使用便宜 的通用SDRAM及FLASH的大容量且存取速度与SRAM相当的存储 模块'本发明的存储模块在DRAM内确保可复制FLASH的一部分 数据或全部数据的区域，预可先从FLASH将数据传送到DRAM，而 以与SRAM相当的速度读出FLASH的数据。将数据写入FLASH时， 可先将数据写入DRAM，必要时再写回FLASH,故数据的写入速度
也与SRAM相当。通过使用大容量SDRAM，在SDRAM中除了可复制FLASH的 数据的区域外，可确保大容量的工作区域。从FLASH读取时，进行错误检测及修正，写入时，对未正确写 入的不良地址进行替代处理，故可高速处理，保持可靠度。由于使用大容量SDRAM，故在SDRAM中除了可复制FLASH 的数据的区域外，可确保大容量的工作区域。本发明的存储模块中使用DRAM,但由于DRAM所需要的更新 在模块内部执行，故可与SRAM同样地不考虑更新而使用。又，通过 随着温度而改变在模块内部执行的更新间隔，可扩大DRAM的使用 温度范围，使用温度范围大的大容量存储模块。再者，通过进行DRAM中的数据保持的二重化及更新时序的调 整，可从存储模块外部隐藏DRAM的更新，故存取本存储模块时不 必考虑更新而调整时序。因此，由于可以与先前只使用SRAM的存储 模块同样地使用，故可以不变更以前的系统而使用大容量存储模块， 本发明的另一目的为得到数据保持电流少的存储模块。在本目 的下，特别是在低温时可通过延长模块内部所执行的更新间隔，而减 少数据保持电流。再者，要减少数据保持电流，可以切断对DRAM供给的电源， 而只保持SRAM中所存储的数据即可.只将应保持的数据存储在 SRAM，停止对没有保持必要的数据的存储器供给电源，可以最低限 度的数据保持电流保持必要的数据。图36所示为CHIP2(SRAM+CTL—LOGIC)的电路区块图。 CHIP2(SRAM+CTL_LOGIC)A SRAM及控制电路(CTL—LOGIC)所 构成，所集成的SRAM为先前一般使用的非同步SRAM,控制电路 (CTL-LOGIC)为CHIP2的SRAM以外的部分，图36中以虚线包围 的区域表示，由AS、 MMU、 ATD、 CTD、 FIFO、 R/W BUFFER, CACHE 、 A一CONT、 INT、 TMP、 RC、 PM、 CLK一GEN、 COM一GEN 所构成0
以下说明各电路区块的动作。初始化电路INT在电源供给时进行存储器管理单元MMU内的 控制寄存器的初始化及DRAM的初始化。指令寄存器REG保持从外部输入的载入命令、储存命令、MMU 变更命令等命令。存储器管理单元MMU根据内建的控制寄存器的设定值，变换从 外部输入的地址，选择指令寄存器REG或SRAM、 DRAM内的工作 区域、DRAM内的FLASH数据复制区域、FLASH而进行存取。控 制寄存器的值在电源供给时被初始化电路INT初始设定。控制寄存器 的值在MMU变更命令输入时变更到指令寄存器REG。。SRAM被选择时，通过存取开关(AS)对SRAM送出地址信号及 指令信号，进行SRAM的存取。地址转换检测器电路(ATD)检测地址信号及指令信号的变化而 输出脉冲。又，指令转换检测器电路(CTD)检测指令信号的变化而输 出脉冲。这种检测电路通过检测信号的变化而开始对存储器存取。R/W BUFFER暂时保持DRAM的读取及写入用的数据。先进先出存储器(FIFO)用先进先出的緩沖电路暂时保持对 DRAM写入的数据及其地址。CACHE在进行更新的DRAM的切换 时或一次的存取长期进行时，暂时存储对DRAM写入的数据及自 DRAM读取的数据。再者，CACHE也暂时存储载入命令的对DRAM写入的数据。数据更新管理电路CPB则保持DRAM中被分配的FLASH数据 复制区域内的地址中数据被更新的地址或地址范围(即进行写入的地 址或地址范围)的信息，指令寄存器REG中保持、栽入命令、储存命令、存储器管理单 元MMU变更命令、断电命令等命令码、载入开始地址、栽入结束地 址、储存开始地址、储存结束地址等地址。指令产生器COM一GEN产生对DRAM存取所需要的指令.存取控制器A CONT产生用于对CHIP2的全体控制及对DRAM
存取用的地址。快闪控制信号产生电路FGEN进行FLASH的数据的读取及写入 的制御。错误修正电路ECC检查自FLASH读取的数据是否有错误，若 有错误则进行修正。替代处理电路REP则检查对FLASH的写入是否 正确，未正确进行时，则对FLASH中预先准备的替代用新地址进行 写入。温度计测模块(TMP)测量温度，将对应于测得的温度的信号输出 到RC及A_CONT。 RC为更新计数器，配合DRAM的更新间隔产生 进行更新的地址。又，通过温度计测模块(TMP)的输出信号进行对应 于温度的更新间隔的变更。电力模块(PM)进行对CHIP2的控制电路(CTL—LOGIC)及 DRAM的电源供给及电源的控制。时钟信号产生器(CLK一GEN)生成 时钟信号，供给到DRAM及控制电路(CTI^LOGIC)。指令产生器 (COM一GEN)产生对DRAM存取时需要的指令。存取控制器(Aj:ONT) 产生对CHIP2 (SRAM+CTLJLOGIC)全体动作的控制及对DRAM进 行存取用的地址。其次说明本存储模块的动作。对CHIP2(SRAM+CTL—LOGIC)进行存储器存取时，以以往一般 使用的非同步SRAM方式为接口 。地址信号(A0 A24)或指令信号(S-ZLB， S-/UB, S-AVE， S-/CE1, S-CE2, S"/OE)变化时，ATD检测该变化，开始对指令寄存器REG、 SRAM、 DRAM存取。从外部输入的地址信号(AO ~ A24)的值首先被MMU所变换。变 换的模式由预先输入MMU内部的寄存器的值所决定。根据变换后地 址，决定存取对象是指令寄存器REG、 SRAM、或是DRAM。对SRAM进行存取时，MMU将变换后的地址传送到SRAM的 同时，对存取开关(AS)指示指令传送。存取开关(AS)将指令传送给 SRAM，开始对SRAM存取。其后的动作即对所谓非同步SRAM进
行存取。
对DRAM进行读取存取时，对A—CONT送出从外部输入而被 MMU变换过的地址及ATD检测出的指令。A一CONT根据收到的地 址及指令判断对DRAM进行存取后，对COM_GEN指示对DRAM 的指令发出。又，Aj:ONT将从MMU收到的地址变换成DRAM的 行地址及列地址，将其输出到2个DRAM中负责存取的DRAM。 COM—GEN与CLK_GEN所产生之时钟同步，与地址相同地将指令发 给负责存取的DRAM。收到指令及地址的DRAM输出数据，被输出 的数据通过R/W BUFFER被传送到I/O0 ~ 1/015，而结束读取存取。
对DRAM进行写入存取时，对A_CONT送出从外部输入而被 MMU变换过的地址及ATD检测出的指令及DTD检测到的指令及数 据。A一CONT根据收到的地址及指令判断对DRAM进行存取后，对 COMLGEN指示对DRAM的指令发出。又，A_CONT将从MMU收 到的地址变换成DRAM用地址，将其输出到2个DRAM中负责存取 的DRAM。 COM—GEN与CLK_GEN所产生之时钟同步，与地址相 同地将指令发给负责存取的DRAM。写入的数据被输入到I/O0~ 1/015暂时保持在RAV BUFFER后，被送到负责存取的DRAM中， 进行写入，又，写入的数据及其地址也被暂时保持在FIFO中，在另 一个DRAM的更新也结束后被写入。
在高温下使用存储模块时，缩短DRAM的更新间隔而频繁地进 行更新即可。因此本存储模块中温度计测模块(TMP)测量温度并通知 给更新计数器及存取控制器。高温时则更新计数器缩短更新间隔，输 出更新用地址。又，相反地低温时若拉长DRAM的更新间隔则可减 少数据保持电流。此种情况下温度计测模块(TMP)也可测量温度而通 知更新计数器及存取控制器.低温时则更新计数器拉长更新间隔而输 出更新用地址。安装有存储模块的机器有时想要根据动作状态而减少耗电.因此 说明以电力模块改变存储器的动作状态而减少耗电的方法. 电源控制的说明，
首先，最简单的方法是电力模块根据指令信号PS停止更新计数 器进行更新。由此，DRAM中存储的数据会被破坏，但可減少更新所 需要的电力。要更进一步减少耗电，可在存储模块内部中切断对DRAM供给 的电源。此时电力模块根据机器输出的指令信号PS停止对DRAM供 给的D1-VCC， D2-VCC的电力供给。电源切断对2个DRAM进行也 可，只切断一方的DRAM的电源也可。此外，要更进一步减少耗电时，电力模块也可根据指令信号PS 停止对CHIP2(SRAM+CTL—LOGIC)中与DRAM的存储器存取相关 的部分的电源供给即可。本状态中可例如在 CHIP2(SRAM+CTI^LOGIC)中除了 SRAM以外，只对MMU及AS 连接电源而动作，成为只执行对SRAM的存取的模式。再者，也可根据指令PS而成为只保持SRAM的数据的动作状态。 本种情况下，切断连接SRAM的电源(S-VCC，S-VSS)以外的电源，禁 止对存储器进行存取。本状态中存储模块进行SRAM中所存储的数据 的保持，暂时停止对DRAM供给电源而停止动作后要使DRA重新动作， 除了重新开始供给电源之外，必须进行DRAM的初始化。初始化方 法为一般的方法，在本存储模块中，初始化电路(INT)对存取控制器 (A一CONT)指示初始化的顺序而执行初始化。又，停止DRAM的更新后要使DRAM重新动作时，也必须进行 DRAM的初始化，初始化电路(INT)仍然要对存取控制器(Aj:ONT) 指示初始化的顺序而执行初始化。图37所示为经MMU变换的存储映像的一例。这种存储映像均 可根据MMU内部的寄存器的设定值而选择。虽并不特别受限，本实 施例中以FLASH的存储区域为256+8Mb、 SRAM的数据保持区域为 2Mb、 DRAM的存储区域为256Mb的存储模块为例说明了代表性存 储映像，图37所示的存储映像以从外部输入的地址A0 A24为基础，存
储器管理单元MMU对指令寄存器REG、 SRAM、 DRAM内工作区 域、DRAM内FLASH复制区域、FLASH进列地址变换。根据地址 选择而存取。对控制电路(CTLJLOGIC)内部存在的指令寄存器REG,从外部 写入载入命令、储存命令、MMU寄存器变更命令、断电命令等命令 码或载入命令或储存命令时的开始地址或结束地址。在指令寄存器REG中写入载入命令后，控制电路从FLASH对 DRAM传送资。换言之，对DRAM。储存命令写入后，控制电路将 数据从DRAM传送到FLASH。即对DRAM进行读取。2个DRAM(CHIP3及CHIP4)保持映像到同 一地址空间的同 一数 据。各个DRAM交互重覆负责存取的期间(WORK期间)及优先执行 更新的期间(REF.期间)。来自外部的存储器存取则对WORK期间中 的DRAM执行。又，本例中2Mb的SRAM区域设定成集中在地址空间的下部， 本区域与DRAM重复映像在存储器空间中，但不进行DRAM的存取， 只进行SRAM的存取。控制存储模块的电源只保持SRAM的数据而使用时，可集中管 理SRAM的区域。未被存取的DRAM的区域(SHADOW)可用于救济DRAM的存 储单元。本存储模块设计成可在低温时延更新间隔而减少耗电，此时 会产生数据保持困难的存储单元(Fail bit),因此，可使用该成为 SHADOW的DRAM进行Fail bit的替代。图37中WORK期间中的 DRAM有Fail bit A， REF.期间中的DRAM有Fail bit B，其地址亊 前有登录，对Fail bit进行存取时，则存取各自的SHADOW以代之。 通过SHADOW的替代，可救济Fail bit,通过延长低温时的更新间隔， 得到耗电少的存储模块。图38所示为隐藏DRAM的更新的存取控制方式的原理。本发明 中的DRAM的动作可通过向REF期间中对库(bank)的存取赋与优先 顺序而执行来说明.
图35(A)所示为存取的优先顺序示意图。本图表示DRAM1在 WORK期间中，DRAM2在REF.期间中。又，图中显示暂时代为存 取的CACHE、暂时保管写入数据的FIFO、从RC产生的更新要求、 载入及储存命令时的DRAM存取。WORK期间中的DRAM1中，只进行从外部的存取(1)。另一 方面，期间中的DRAM2中则首先最优先进行更新(2)。其次，执 行保持在FIFO中的数据的写入(3 )。其次，执行CACHE所保持的 栽入命令的对DRAM写入数据的写回(4),最后，执行栽入命令及 储存命令对DRAM存取(5 )。这种动作均由存取控制电路(A—CONT) 判断其优先顺序而执行。又，外部存取(1)执行一次存取要80ns，更新(2)及从FIFO 写回(3)、从CACHE的写入存取(4)、栽入、储存命令时的存取 (5)的执行要70ns。本存储模块利用该时间差从外部隐藏更新。图38(B)所示为执行读取存取的情形。显示DRAM1在WORK 期间中连续进行读取存取的情形。DRAM1中只有外部存取(3)执行 80ns，读出数据后结束存取。另一方面，DRAM2中更新(2)只执行 70ns'图38(C)所示为进行写入存取的情形。从外部的写入存取(1)首 先在WORK期间中的DRAM1中执行。同时将写入数据暂时保存在 FIFO中。REF期间中的DRAM2中首先最优先进行更新(2 )。其次 执行保持在FIFO中的数据的写回(3)。在此，WORK期间中的DRAM1—次的动作需要80ns,相对在 此，REF期间中的DRAM2中一次的动作70ns即结束。因此，即使 DRAM2进行更新动作，由于写入动作进行得比DRAM1快，故可结 束FIFO中的所有数据写入而追上DRAMl,图39所示为以载入及储存命令对DRAM写入或读取存取隐藏动作。图39(A)所示为以储存命令对DRAM执行读取存取时，从外部产 生读取存取及写入存取时对DRAM存取的情形。显示DRAM1在
WORK期间中，DRAM2在REFRESH期间中例。DRAM1中只有从 外部的读取存取(1)进行80ns。另 一方面，DRAM2中以储存命令对 DRAM只执行70ns的的读取存取(4 )。图39(B)所示为以栽入命令对DRAM执行写入存取时，从外部产 生写入存取时对DRAM存取的情形。DRAM1中从外部的写入存取(1) 进行80ns，同时将写入数据暂时保持在FIFO。REF期间中的DRAM2中，以栽入命令对DRAM进行写入存取 (5)，同时将写入数据保持在CACHE.其次，执行保持在FIFO中 的数据的写入(3)。又，保持在CACHE中的数据在DRAM1的 REFRESH期间中写回DRAM1 。在此，WORK期间中的DRAM1 —次动作需要80ns，相对在此， REF期间中的DRAM2中一次的动作70ns即结束。因此，即使DRAM2 以栽入命令进行写入动作，由于写入动作进行得比DRAM1快，故可 结束FIFO中的所有数据写入而追上DRAM1。图39(C)所示为DRAM1换到REFRESH期间、DRAM2换到 WORK期间时执行从CACHE到DRAM的写入存取时，从外部产生 写入存取时对DRAM存取的情形，DRAM2中从外部的写入存取(1) 进行80ns，同时将写入数据暂时保持在FIFO。REF期间中的DRAM1中，执行从CACHE到DRAM的写入存 取(4)，接着执行保持在FIFt)中的数据的写入(3)。在此，WORK期间中的DRAM2 —次动作需要80ns，相对在此， REF期间中的DRAM1中一次的动作70ns即结束。因此，即使DRAM1 进行从CACHE的写入动作，由于写入动作进行得比DRAM2快，故 可结束FIFO中的所有数据写入而追上DRAM2。如此，可隐藏栽入命令及储存命令对DRAM内部的存取，而从 外部执行存取。图40所示为为了隐藏DRAM的更新或栽入命令或储存命令对 DRAM内部的存取，使2个DRAM分时动作的情形。图40(A)为通常 使用温度范围的75t:以下的DRAM的动作例。2个DRAM(DRAM1
及DRAM2)交互重覆WORK期间及REF.期间。在标示WORK的 WORK期间中的DRAM对外部存取动作。最初的DRAMl进入 WORK期间，对应来自外部的存取。另一方面，REF.期间中的DRAM 优先进行更新动作，外部存取在写入之时在更新结束后进行数据的写 入。DRAM的存储单元通常必须在64ms以内进行更新，图示的例中 在该时间内切换WORK期间及REF.期间8次，DRAMl及DRAM2 互相重覆WORK期间及REF.期间各4次，在此，以在一次的REF.期间的8ms间进行更新所需要之时间为 Tl ，将在同 一期间内进行写入存取之后累积在FIFO的数据写回所需 要之时间为T2，可进行载入命令时的写入存取之时间为T3，说明REF. 期间中进行的更新、栽入时写入存取及写回。以256Mbit的SDRAM为例，其存储器构成为8192行x512列 x16位元x4库，在64ms的期间内进行32768次(8192行x4库分)的更 新即可。因此，图40(A)的例中对1个DRAM在64ms的期间内有4 次REF.期间，故一次REF.期间(8ms)内进行8192次更新。一次的更新需要的时间70ns，故Tl = 70ns x 8192次=0.574ms。 另一方面，求出在8ms的期间内从外部进行的写入存取的最大值，每 次的存取均为写入的话，则为100000次(8ms/80ns)。将其写回REF. 期间中的DRAM所需要之时间Tl为7ms(70ns x 100000次)。若进行 栽入时写入存取4096次，则载入时写入存取所需要之时间T3=70nsx 4096次=0.287ms。因此，Tl + T2 + T3 = 7.861ms < 8ms，可知在REF.期间中可充 分地执行更新及栽入命令的写入存取及写回.又，更新也可在REF期 间中的DRAM内的多个库同时执行。此时可减少Tl期间内执行的更 新的次数，故可缩短T1期间。若缩短T1期间，则可以减少FIFO的 存储容量外，也可得到从外部存取之间隔较短的髙速存储器.图40(B)所示为变更DRAM的更新间隔的情形， 一般而言， DRAM的更新特性在高温时会恶化.因此例如在75t!以上的高温下缩
短更新间隔即可保持数据，可在更大的温度范围内动作。本例中高温时的更新间隔缩短到48ms。 Tl未改变，而T2变为5.25ms， T3变为 0.144ms的话，Tl + T2 + T3 = 597ms<6ms，可知在REF.期间中可充 分执行更新及栽入时写入存取及写回。另一方面，在低温时可缩短更新间隔以减少数据保持电流。图示 的例中低温时将更新间隔延长成2倍，达到128ms。此时REF期间为 16ms. Tl未改变，而T2变为14ms， T3变为1.15ms， Tl + T2 +T3 = 15.8ms < 16ms，得知在REF.期间中可充分执行更新及载入时写入存 取及写回。本实施例中以每一芯片说明DRAM的动作单位，但也可根据存 储模块的性能或存储器芯片的构成以库(bank)为动作单位。又，将更 新间隔64ms分割为8个期间作为WORK期间及REF期间，若再更 细分则可减少保持数据及地址用的FIFO的存储容量。相反地分割成 较大单位的话则可减少WORK期间与REF期间的切换次数，故可简 化切换用的控制电路。图41说明CACHE的作用。图41(A)所示为WORK期间与REF. 期间切换之前从外部进行写入存取的情形。在此在DRAM1的WORK 期间结束时进行外部存取A。此时DRAM1的WORK期间到写入存 取结束为止延长dT。另一方面，DRAM2则如预定的WORK期间， 不写入写入数据而待命到写入存取结束为止。未写入DRAM2的数据 先暂时保持在CACHE. WORK期间中与保持在CACHE中者相同的 地址产生存取时，则不对DRAM2而对CACHE进行读写。又，存取 为写入存取时，对REF.期间中的DRAM1与平常相同地经由FIFO进 行写入。保持在CACHE中的数据则在DRAM2的WORK期间结束 的下一个REF.期间内被写回。该写回结束后清除CACHE的内容。存取为读取存取时，到存取结束为止，将DRAMl的WORK 期间延长dT,图41(B)所示为一次的存取进行得较WORK期间及REF.期间为 长的情形，或延长期间dT无法完全涵盖的情形。DRAMl在WORK 期间中开始的外部存取B超过延长时间dT，而在其次的REF.期间中 仍然继续存取。此时的存取由CACHE接手，DRAM1进入REF.期间。 DRAM2按照预定进行WORK期间，进入待机状态。读取存取之时数 据从DRAM1给CACHE接手。写入存取之时持续进行的存取结束后， 将写入CACHE的数据写回DRAM1及DRAM2。写回在各个DRAM 进入REF.期间后进行。二者的写回结束后，清除CACHE的内容。如 此使用CACHE可处理跨WORK期间及REF.期间的存取或一次或复 数次的超过WORK期间的存取。图42所示为本发明的存储模块的动作波形的一例。A0~A20， S-/CE1, S-CE2， S-/LB, S-/UB, S-/OE， S-/WE为输出到存储模块的信 号，即所谓非同步SRAM的接口信号。数据输入输出信号I/O0~I/O15 分为数据的输入及输出，各以DIN、 DOUT表示。MMU，ATD，DTD 各表示MMU电路、ATD电路、CTD电路的输出信号。D1-CLK为 供给到DRAM1之时钟信号，Dl-COM为供给到DRAM1的指令信号 的总称，D1-A0~D1-A15为供给到DRAM的DRAM1的地址信号， D1-DQ0 ~ D1-DQ15为DRAM的I/O线，为DRAM1的输入输出数据 信号。D2-CLK为供给到DRAM2的时钟信号，D2-COM为供给到 DRAM2的指令信号的总称，D2-A0 D2-A15为供给到DRAM的 DRAM2的地址信号，D2-DQ0 ~ D2-DQ15为DRAM的I/O线，为 DRAM2的输入输出数据信号。首先，说明开始时进行的读取存取。输入地址AO ~ A24后，MMU 电路输出变换后的地址。ATD电路检测地址A0~A24及指令类 (S誦/CE1， S-CE2， S-/LB, S-/UB, S-/OE, S-AVE)的变化，地址及指令确定 后输出脉冲。以本脉冲为起点，对WORK期间中的DRAM1发出库 主动指令A及行地址Ra，其次发出读取指令R及列地址Co。从 DRAM1读出的数据输出到D-DQ0 ~ D-DQ15，先通过RAV BUFFER 再输出到I/O0 ~ 1/015。又，对REF.期间中的DRAM2以库主动指令 A及预先充电指令P进行更新。
再说明下一周期中的写入存取的执行例。写入存取时也与读取存取同样地以ATD信号的下降为起点对 DRAM1及DRAM2发出库主动指令A及行地址Ra。写入存取时未进 行更新动作，故发出指令及地址给DRAM1及DRAM2双方。其后，CTD电路检测指令类(S-ZCEl, S-CE2， S-/LB, S-/UB, S-/OE: S-AVE)的变化，识别其为写入动作，输出脉冲。以该脉冲为起点对 DRAM1及DRAM2双方发出写入指令W及列指令Co，执行写入。如上说明的实施例中，可沿用SRAM接口方式而使用便宜的通 用DRAM得到大容量存储模块。本发明的控制电路(CTLJLOGIC)中 使用DRAM，但由于DRAM所需的更新由控制电路(CTL—LOGIC) 所执行，故与SRAM同样地可不考虑更新而使用。再者，由于可通过 DRAM中的数据保持的二重化及进行更新的时序及载入或储存命令 对DRAM内部的存取的调整，可将DRAM的更新及内部存取从存储 模块外部隐藏起来，因此存取本存储模块时不必考虑更新及DRAM的 内部存取而调整时序。因此可以与先前只使用的SRAM存储模块同样 地使用，故不必变更先前的统即可使用大容量存储模块。又，通过减 少DRAM的更新间隔，在高温时也可使DRAM动作，可得到使用温 度范围大的存储模块。另一方面，通过在低温时增加DRAM的更新 间隔，可减少数据保持所需要的电力，得到数据保持电力少的存储模块o电力模块PM的作用下，可停止DRAM的一部分全部的电源供 给，限定存储区域，而减少数据保持所需要的电力。再者，通过也停 止对控制电路供给电源，可得到数据保持电力少的存储模块。又，此 种情形下可用MMU自由地设定进行数据保持的存储区域，故可对应 于各种机器广泛地使用。<实施例5 >图43所示为本发明的存储模块的第四实施例。图43(A)为俯视 图，图43(B)为剖面图。本存储模块在通过球状格子阵列(Ball Grid Array, BGA)安装在装置上的基板(例如玻璃环氧基板所制成的印刷电
路板PCB)上，安装CHIP1(FLASH)、 CHIP2(SRAM+CTL_LOGIC)、 CHIP3(DRAM1)及CHIP4(DRAM2)。虽不特别受限，CHIP3及CHIP4 中使用在芯片的中央排列1列信号及电源焊垫列的通用DRAM的棵 芯片。又，虽不特别受限，CHIP1中使用在芯片的一端排列一排信号 及电源焊垫列的FLASH的通用棵芯片。CHIP1及基板上的接合垫以接合线(PATH2)连接，CHIP2及基 板上的接合垫以接合线(PATH3)连接。CHIP3及CHIP4与CHIP2以 接合线(PATH1)连接。CHIP1及CHIP2以接合线(PATH4)连接。搭栽 有芯片的基板上面进行树脂模塑，以保护各芯片及连接配线。又，也 可另外在其上加上金属、陶瓷或树脂的盖子(COVER)。本发明的实施例中由于在印刷电路板PCB上直接搭载棵芯片， 故可形成安装面积小的存储模块。又，由于可接近配置各芯片，故可 缩短芯片间配线长度。通过将芯片间的配线及各芯片与基板间的配线 统一成接合线方式，可用较少的步骤数制造存储模块。再者，通过以 接合线对芯片间直接配线，可减少基板上的接合垫数及接合线的条数， 以较少的步骤数制造存储模块。由于可使用大量量产的通用DRAM的 棵芯片，故可便宜且安定地供给存储模块。使用树脂盖时，可形成更 强韧的存储模块。使用陶瓷或金属盖时，除了强度外，更可形成放热 性或遮蔽效果优良的存储模块。图44所示为本发明的存储模块的图43的变形例。图44(A)为俯 视图，图44(B)为剖面图。本例中，CHIP2(SRAM+CTL—LOGIC)安装 在CHIP3及CHIP4上。对CHIP2及CHIP3或CHIP4的配线使用 PATH5。 CHIP1及基板上的接合垫以接合线(PATH2)连接，CHIP2 及基板上的接合垫以接合线(PATH3)连接。CHIP1及CHIP2以接合 线(PATH4)连接。本安装方法可减少印刷电路板PCB的面积。又，通过积层的芯片间的配线PATH1,可缩短配线长度，故 除了可提高配线的可靠度外，也可降低对外部的噪声辐射。<实施例6> 图45所示为使用本发明的存储模块的移动电话机的实施例。 移动电话由、天线ANT、无线区块RF、基频区块BB、声音 编解码器区块SP、扬声器SK、拾音器MK、处理器CPU、液晶显示 部LCD、键盘KEY、本发明的存储模块MEM所构成。 说明通话时的动作。通过天线ANT收到的声音被无线区块放大，输出到基频区块 BB。基频区块BB将声音的模拟信号变换成数字信号，进行错误修正 及解调处理，输出到声音编解码器区块SP。声音编解码器区块将数字 信号变换成模拟信号，输出到扬声器SK后，从扬声器可听到对方的 声音。说明从移动电话机存取因特网的网页，下栽音乐数据，播放收听， 最后储存下载音乐数据的一连串的作业的动作。存储模块MEM中，存放有基本程序、应用程序(电子邮件、Web 浏览器、音乐播放、游戏等)。从键盘指示起动Web浏览器后，存放在存储模块MEM内的 FLASH的Web浏览器的程序被传送到同一存储模块内的DRAM.对 DRAM的传送结束后，处理器CPU执行DRAM内的Web浏览器的 程序，在液晶显示LCD上显示Web浏览器，存取所要的网页，从鍵 盘指示下栽喜欢的音乐数据后，通过天线ANT接收音乐数据，以无 线区块放大，输入到基频区块BB。基频区块BB将为模拟信号的音乐 数据变换成数字信号，进行错误修正及解调处理.最后，将数字信号 化的音乐数据先存放到存储模块MEM的DRAM中，再传送到 FLASH,其次以鍵盘KEY指示音乐播放程序的起动后，存放在存储模块 MEM内的FLASH中的音乐播放程序被传送到同 一存储模块内的 DRAM。对DRAM的传送结束后，处理器CPU执行DRAM内的声 音播放程序，在液晶显示LCD中显示音乐播放程序。从鍵盘下达听取下载到DRAM中的音乐数据的指示后，处理器 CPU执行音乐播放程序，处理保持在DRAM中的音乐数据，最后从 扬声器SK听到音乐。此时，由于本发明的存储模块使用大容量的DRAM,故Web浏 览器及音乐播放程序被保持在DRAM中，哪一个程序均被CPU同时 执行。再者，也可同时启动电子邮件程序，收发电子邮件。由于Web浏览器停止时也保持在存储模块内的DRAM中，故要 再起动时可立即起动。从键盘输入断电的指示后，存储模块只使SRAM动作，进行最 低限度的数据保持，可使耗电极小。如此，通过使用本发明的存储模块，可存放大量的电子邮件、音 乐播放、应用程序、音乐数据、影像数据、动画数据等，再者，可同时执行多个程序。 发明的效果如上所说明者，本发明的较佳实施例所得到的效果如下。通过将 FLASH的数据复制到DRAM,可使FLASH数据的读取及写入速度 与SDRAM及SRAM相当。符号的说明CHIPl...非易失性存储器、CHIP2…控制电路(CTL—LOGIC)或 静态随机存取存储器(SRAM)及集成有控制电路(CTL一LOGIC)的半 导体芯片、CHIP3…动态随机存取存储器(DRAM)或动态随机存取存 储器(DRAM1) 、 CHIP4...动态随机存取存储器(DRAM2)、 S-VCC...CHIP2的电源、S-VSS…CHIP2的接地、PS…电力控制信号、 L誦VCC…CHIP2的电源、L-VSS…CHIP2接地、CLK…CHIP2的时 钟信号、CKE…CHIP2的时钟启动信号、/CS…CHIP2的芯片选择信 号、/RAS…CHIP2的行地址选通信号、/CAS...CHIP2的列地址选通 信号、AVE…CHIP2的写入启动信号、DQMU/DQML…CH1P2的输 入/输出屏蔽信号、WAIT...CHIP的等待信号、A0~A15...CHIP2的 地址信号、D1-CLK…CHIP3的时钟信号、D1-CKE...CHIP3的时钟 启动信号、D1-/CS...CHIP3的芯片选择信号、01-/1^8..,€:11 3的行 地址选通信号、D1-/CAS...CHIP3的列地址选通信号、 D1-/WE...CHIP3的写入启动信号、D1-A0~D1-A15...CHIP3的地址 信号、D1-DQMU/DQML…CHIP3的输入/输出屏蔽信号、D1-DQ0 ~ D2-DQ15…CHIP3的数据输入输出、D1誦VCC…CHIP3的电源、 D1-VSS...CHIP3的接地、D1-VCCQ...CHIP3的I/O用电源、 D1-VSSQ...CHIP3的I/O用接地、F-/CE...CHIP1的芯片启动信号、 F-/OE...CHIP1的输出启动信号、F-/WE...CHIP1的写入启动信号、 F-SC...CHIP1的串列时钟信号、F-/RES...CHIP1的重置信号、 F-CDE…CHIP1的指令数据启动信号、F-RDY/BUSY…CHIP1的待命 /忙碌信号、I/O0~I/O7...CHIPl的输入输出信号、COM—GEN...指令 产生器、INT...初始化电路、MMU…存储器管理单元、CPB…数据更 新地址管理电路、REG…指令寄存器、Aj:ONT存取控制器、PM... 电力管理模块、R/WBUFFER…读取/写入緩沖器、CLKBUF...时钟緩 冲器、FGEN…快闪制御信号产生电路、ECC...错误修正电路、REP... 替代处理电路、FLASHCopyArea…快闪数据复制区域、WorkArea… 工作区域、MD-Area…主数据区域、REP - Area…替代区域、Fail Area B...不良区域B、 Fail Area C...不良区域C、 A、 As…主动命令、R、 Rs…读取命令、W...写入命令、RR、 R0、 Rl、 RD、 RT、 RU...行地 址、RC、 C0、 Cl、 CD、 CF、 CT、 CU、 CR...列地址、Ld…载入命 令码、Sa…开始地址、Ea…结束地址、P、 Ps…预先充电命令、In… 输入数据、O、 Os…输出数据、St…储存命令码、B、 BOs…库地址、 C-BUF...控制器信号緩冲、CTL...指令控制器、MUX...多工器、 DI-BUF...数据输入緩冲、输入数据控制器IDC...输入数据控制器、 SA-BUF…扇区地址緩沖、X-DEC...X解码器、MA...存储器阵列、 Y-CT…Y地址计数器、Y國DEC...Y解码器、YGATE/SENSE-AMP...Y 栅极&检测放大电路、DATA-REG...数据寄存器、DO-BUF...数据输 出緩冲、Rcode…读取命令码、AD1、 AD2、 AD3…地址、F-/CE…芯 片启动信号、F-CLE...指令闩锁启动信号、F-ALE...地址闩锁启动信 号、F-AVE...写入启动信号，F-ZRE。"读取启动信号、F-AVP...写入保 护信号、F-R/B…待命/忙碌信号，1/00~1/07..。用于输入输出信号的
地址的输入或数据的输入输出。L-CONT...动作逻辑控制器、CTL...控制电路、1/0-C0NT…输 入输出控制电路、STREG...状态寄存器、ADREG...地址寄存器、 COMREG...指令寄存器、R-B…待命/忙碌电路、VL-GEN…高电压产 生电路、ROW-BUF…行地址緩冲、ROW-DEC...行地址解码器、COL -BUF...行緩冲器、COL-DEC...列解码器、DATA - REG...数据寄存 器、SENSE-AMP...检测放大、MA...存储器阵列、X-ADB...X地址緩 冲、REF.COUNTER...更新计数器，X-DEC...X解码器、MA...存储器 阵列，Y-ADB…Y地址緩冲、Y-AD COUNTER…Y地址计数器、 Y画DEC...Y解码器，SENS AMP.& I/O BUS…检测放大电路&Y栅极、 INPUT BUFFER…输入数据緩冲电路、OUTPUT BUFFER...输出数据 緩沖电路、CONTROL LOGIC & TG...控制电路&时序产生电路、 S-/CE1，、 S-CE2…芯片启动信号、S-ZOE…输出启动信号、S-/WE... 写入启动信号、8-/1^...低位元组选择信号、S-ZUB…高位元组选择 信号、AS...存取开关电路、SRAM...静态随机存取存储器、ATD...地 址转换检测器、CTD...指令转换检测器、TMP...温度测定模块、RC... 更新计数器、X-DEC...X解码器、MA(SRAM)…存储器阵列、 Y-GATE...Y栅极、Y-DEC...Y解码器、D—CTL…输入数据控制电路、 CONTROL LOGIC...控制电路、PCB…印刷电路基板、COVER...模 块的密封盖、PATH1…连接CHIP1及CHIP3或CHIP4的接合配线、 PATH2…连接PCB及CHIP1的接合配线、PATH3…连接PCB及 CHIP2的接合配线、PATH4…连接CHIP1及CHIP2的接合配线、 PATH5…连接CHIP3或CHIP4及CHIP3及安装在CHIP4上的 CHIP2的配线，FIFO...先进先出(存储器)、CACHE...快取存储器、 SHADOW…投影区域、WORK…工作期间、REF…更新期间、ANT… 天线、RF...无线区块、BB...基频区块、SP…声音编解码器区块、SK... 扬声器、MK...拾音器、CPU…处理器、LCD...液晶显示部、KEY... 键盘、MEM…本发明的存储模块.
权利要求
1、一种存储模块，其特征在于，包括非易失性存储器；随机存取存储器；用于控制所述非易失性存储器和所述随机存取存储器的控制电路；被写入指令码的指令寄存器；多个外部指令信号端子；多个外部地址信号端子；以及多个外部数据端子；当在所述指令寄存器中写入载入命令码时，所述控制电路从所述非易失性存储器读出数据，并将所述读出的数据传送到所述随机存取存储器；当向所述多个外部指令信号端子输入写入指令，并向所述多个外部地址信号端子输入用于访问所述随机存取存储器的地址时，通过所述多个外部数据端子向所述随机存取存储器写入已输入的数据；当向所述多个外部指令信号端子输入所述写入指令，并向所述多个外部地址信号端子输入用于访问所述指令寄存器的地址时，通过所述多个外部数据端子向所述指令寄存器写入已输入的所述载入命令码。
2、 根据权利要求l所述的存储模块，其特征在于， 还通过所述多个外部数据端子，将用于开始从所述非易失性存储器的传送的开始地址写入所述指令寄存器中。
3、 根据权利要求2所述的存储模块，其特征在于， 还通过所述多个外部数据端子，将用于结束从所述非易失性存储器的传送的结束地址写入所述指令寄存器中.
4、 根据权利要求1所述的存储模块，其特征在于， 在从所述随机存取存储器向所述非易失性存储器传送数据期间，当发生从外部访问所述随机存取存储器时，所述存储模块即使在所述 数据传送未结束的情况下，也会根据来自所述外部的访问从所述随机 存取存储器中输出数据。
5、 根据权利要求1所述的存储模块，其特征在于， 在从所述随机存取存储器向所述非易失性存储器传送数据期间，当发生从外部访问所述随机存取存储器时，所述存储模块将中断向所 述非易失性存储器传送数据，并根据来自所述外部的访问从所述随机 存取存储器中读出数据。
6、 根据权利要求l所述的存储模块，其特征在于， 从所述非易失性存储器读出的数据通过ECC电路被传送到所述随机存取存储器。
7、 根据权利要求l所述的存储模块，其特征在于，所述随机存取存储器为动态随机存取存储器，所述动态随机存取 存储器的容量比所述非易失性存储器的容量大.
8、 根据权利要求l所述的存储模块，其特征在于， 所述存储模块采用SRAM接口 。
9、 根据权利要求1所述的存储模块，其特征在于， 当通过所述多个外部数据端子向所述指令寄存器写入存储指令码时，所述控制电路从所述随机存取存储器读出数据，并将所述被读 出的数据传送到所述非易失性存储器.
10、根据权利要求9所述的存储模块，其特征在于， 当从所述存储模块的外部向所述非易失性存储器写入数据时，通 过所述随机存取存储器向所述非易失性存储器写入数据。
全文摘要
本发明提供一种存储容量大且可高速读取、写入的ROM及存储容量大且数据保持电流少的RAM。本发明的半导体存储装置包括非易失性存储器，其具有第1读取时间；随机存取存储器，其具有读取时间较所述第1读取时间短100倍以上的第2读取时间；控制电路，其与所述非易失性存储器及所述随机存取存储器连接，用于控制对所述随机存取存储器及所述非易失性存储器的存取；及多个输入输出端子，与所述控制电路连接，其中所述控制电路按照从所述多个输入输出端子输入的信号，控制所述非易失性存储器和所述随机存取存储器之间的数据传送。
文档编号G11C8/00GK101127238SQ20071015287
公开日2008年2月20日 申请日期2002年6月11日 优先权日2001年6月11日
发明者三浦誓士, 鲇川一重 申请人:株式会社日立制作所