专利名称：熔丝编程电路和存储器位单元，及由其组成的集成电路和其操作方法
技术领域：
本发明一般而言涉及电子装置及集成电路芯片且，更具体而言，涉及用于积体电 路电子装置的非易失性、可以电子方式编程的存储器。
背景技术：
存在一电子熔丝(于所属领域中有时被称作“eFUSE”)的数个用途和应用，所述用 途和应用包括例如，用于微处理器芯片中的大型高速缓冲存储器的阵列冗余、电子芯片识 别、部件编号识别、及热敏二极管校准。于一冗余应用中，例如，自制作中返回的芯片通常需 经测试且往往会发现一定百分比的芯片(例如)因所述制作制程中可能出现的随机偶然事 故而不良。所述良好、可用芯片的百分比通常被称作“良率”。冗余可允许在所述测试阶段 编程一芯片，以便不使用所述芯片的缺陷部分而使用非缺陷的冗余部分，由此增加良率且 减少因不可用而必须抛弃的芯片的百分比。电子熔丝的多数应用是以某一方式将所述电子 熔丝与一存储器的使用相结合，例如，作为一存储器位单元的部分。例如，于电子芯片识别 或部件编号识别中，一电子熔丝可用于“编程”一可由数个存储器位单元组成的非易失性存 储器或将信息写至所述非易失性存储器内，且随后可自所述存储器读取所述信息作为一唯 一芯片识别符或部件编号识别符。同样，例如，于热敏二极管校准中，一用电子熔丝编程的 非易失性存储器可用于保存一测试温度及在所述测试温度下读取的热敏二极管电压。图1显示一用于写入、存储、及读取一信息位的现有技术存储器位单元。存储器位 单元100可包括一可扫描式触发器或锁存器102的电路、熔丝感应电路104、熔丝编程电 路106、及箝位电路108。存储器位单元100还可包括一时钟缓冲器110，时钟缓冲器110可 自一单个相位时钟提供一时钟信号112及时钟信号112的一互补114。图2显示另一存储 器位单元101，存储器位单元101可使用与图1中所示存储器位单元100使用的单个相位时 钟信令相反的两相位时钟信令。存储器位单元101类似于存储器位单元100且可包括可 扫描式触发器或锁存器103、熔丝感应电路104、熔丝编程电路106及箝位电路108。除了锁 存器103可由提供时钟信号116 (图2中标为Φ D及其互补117 ( Φ…)与时钟信号118 ( Φ 2) 及其互补119(Φ》)的两相位时钟来驱动外，锁存器103的电路可类似于锁存器102的电 路。现在参照图1及图2两者，例如，当通过在其栅极123( “SENSE_FUSE”)处提供一 适宜电压关断晶体管121( “M7”)(也称作SENSE_FUSE被设定为“关断”)时，锁存器102、 103可独立于所述电路的其余部分(例如，熔丝感应电路104、熔丝编程电路106及箝位电 路108)而操作，从而当晶体管121关断时，锁存器102、103被有效地隔离。例如，当晶体
3管121关断时，锁存器102、103两者中的任何一者均可操作为一可扫描式触发器。例如， 可将一既定数量(假定64个)的锁存器102链接在一起，可将一既定锁存器102的输出 120 ( “S0UT”)连接至线内的下一锁存器102的输入122 ( “SIN”)。然后，锁存器102的链 (于此情况下为64个锁存器102)将存储馈送至第一锁存器102的输入122内的一位序列 (称作“扫描输入”所述序列)；可将锁存器102的链称作一“扫描链”。于此实例中，由于仅 存在64个链接在一起的锁存器102，故仅存储所输入任一序列的最近输入的64个位。存储器位单元100、101的熔丝编程电路106可包括一熔丝124。例如，可使用如所 属领域中已知的在顶部上具有一金属化硅化物层的多晶硅制作熔丝124。可编程存储器位 单元100、101，例如，可通过熔断或不熔断熔丝124持久地或非易失性地存储一已扫描输入 的序列。例如，可通过提供跨越所述熔丝的充足电压及穿过所述熔丝的充足电流以破坏所 述熔丝或改变其电特性(例如，所述熔丝的电阻)来熔断熔丝124。例如，一未熔断熔丝可 在熔丝124的端子126与128之间具有一约IOOohms的标称电阻，且一熔断熔丝可在端子 126与128之间具有一约5，OOOohms的标称电阻。然后，例如，一具有一熔断熔丝的存储器 位单元100或101可用于非易失性地存储一 “0”位，而一具有一未熔断熔丝的存储器位单 元100或101可用于非易失性地存储一 “1”位(或依据所使用的逻辑表达，反之亦然)。可通过于编程晶体管132 ( “M9”)的栅极130处提供一适宜的“导通”或“关断”信 号编程熔丝124。例如，可提供栅极130处的信号作为“与非”门138及反相器140所提供 的“与”逻辑对两个输入134及136实施的一“与”运算。例如，可将输入134同时提供至所 有熔丝(例如，一上述锁存器102链的所有熔丝)，以便因所述“与”逻辑的缘故，仅在不仅 输入134为高且彼特定熔丝的不同输入136也为高时方可熔断任一特定熔丝。因此，仅在输 入134为高时发生编程且可在输入134为低时防止因高输入136引起的熔丝的偶然熔断。 假设熔断熔丝124为合意，可将输入134及136两者均设定为高，以在编程晶体管132的栅 极130处产生一高或“导通”信号，从而允许晶体管132导通以便可将电压142 ( "VDD_4_ BLOW”)施加至熔丝124的端子126且导致电流经由熔丝124及晶体管132流至(例如)可 能为一接地的节点144。在熔丝编程操作期间，应关断感应晶体管121及箝位晶体管148。为熔断所述熔丝，通常需要10安培(mA)的电流流过熔丝124及晶体管132。传统 存储器位单元-例如，位单元100、101-通常通过一 1. 2伏特(V)的电压驱动晶体管132的 栅极130。因此，为使IOmA的电流流过编程晶体管132，必需将晶体管132的漏极电压抬升 得极高，此通常通过使VDD_4_BL0W电压142名义上约为3. 5V且至少超过3. OV来实现。因 此，在所述熔丝的编程操作期间，编程晶体管132操作于其低效率饱和区域内。用于熔断所述熔丝所需的相对高电压(VDD_4_BL0W电压142)会产生数个缺点。例 如，必需将任何电邻接至熔丝124的晶体管-例如，编程晶体管132-制作成一厚的氧化物 晶体管以便可避免因与熔丝124相关联的高电压及高电流导致的损坏。(于图式中，厚氧化 物晶体管由用以表示通道的一粗黑带来指示，且于图式中，薄氧化物晶体管由一用以表示 通道的正常厚度的线来指示。)因此，感应晶体管121通常需要一具有厚氧化物的保护晶 体管146( “M8”)，所述保护晶体管可始终偏压成“导通”且其唯一功能是将感应晶体管121 与熔丝124电隔离并保护其免受熔丝124的损害。类似地，箝位晶体管148 ( “M10”)通常 也需要由厚氧化物制成。另外，编程晶体管132上相对高熔丝熔断编程电压142及随之而来的高漏极电压(如上所述)需要编程晶体管132在芯片上具有一较大面积。例如，编程晶体管132通常具 有一约40微米的宽度且位单元的整体面积通常约为184. 85平方微米。由此看来，需要一种能以一比现有技术低的电压操作的存储器位单元。还需要一 种能够减小用以构建非易失性存储器的积体电路元件大小的非易失性存储器。
发明内容
于一实施例中，一熔丝编程电路包括一编程晶体管，其具有一有效饱和操作区 域；一熔丝，其于所述熔丝的一第一端子处连接至所述编程晶体管；及一编程电压，其连接 至所述熔丝且经连接以在所述有效饱和区域内驱动编程晶体管。于另一实施例中，一存储器位单元包括一编程晶体管，其具有一有效饱和操作区 域；一熔丝，其于所述熔丝的一第一端子处连接所述编程晶体管；及一通至一编程电压的 所述熔丝的连接。所述编程电压于所述熔丝的一第二端子处连接至所述熔丝，且所述编程 电压用于在所述有效饱和区域内驱动编程晶体管。于再一实施例中，一存储器位单元包括一具有一感应节点的锁存电路；一具有 一熔丝的熔丝编程电路，所述熔丝具有一连接至一编程电压的第一端子；及一具有不多于 一个晶体管的熔丝感应电路。所述熔丝感应电路具有一连接至所述熔丝节点且于所述熔丝 的一第二端子处连接至所述熔丝的单个感应晶体管。所述位单元还包括一具有一箝位晶体 管的箝位电路，所述箝位晶体管于所述熔丝的第一端子处连接至所述熔丝且连接至所述编 程电压。于尚一实施例中，一集成电路芯片包括复数个存储器位单元。所述复数个存储器 位单元中的至少一者包括一具有一感应节点的锁存器；一具有一有效饱和操作区域的编 程晶体管；一于所述熔丝的一第一端子处连接至所述编程晶体管的熔丝；一电流源，其提 供一于所述熔丝的一第二端子处连接至所述熔丝的编程电压；及一连接至所述编程晶体管 栅极的逻辑门电路。所述逻辑门电路以所述编程电压操作，以便当编程所述熔丝时，所述逻 辑门电路能在所述有效饱和区域内驱动编程晶体管。所述位单元也包括一具有不多于一个 晶体管的熔丝感应电路。所述熔丝感应电路具有一连接至所述感应节点且于所述熔丝的一 第二端子处连接至所述熔丝的单个感应晶体管。所述位单元还包括一具有一箝位晶体管的 箝位电路，所述箝位晶体管于所述熔丝的第一端子处连接至所述熔丝且连接至所述编程电 压。于一进一步实施例中，一非易失性存储器包括用于于一有效饱和区域内操作一编 程晶体管的装置，以使所述编程晶体管汲取一电流穿过一熔丝，从而熔断所述熔丝。于一再进一步实施例中，一种用于编程一电子熔丝的方法包括如下步骤提供一 具有一有效饱和区域的编程晶体管；将一熔丝在所述熔丝的一第一端子处连接至所述编程 晶体管；于所述熔丝的一第二端子处提供一编程电压；及于所述有效饱和区域内操作编程 晶体管。于一再进一步实施例中，一种用于编程及感测一非易失性存储器的方法包括一 用于将一逻辑信号提供至一编程晶体管的步骤；及一用于在所述逻辑信号为高时于其有效 饱和区域内操作所述编程晶体管由此编程一连接至所述编程晶体管的熔丝的步骤。于一进一步实施例中，一种用于提供关于一集成电路芯片的芯片识别的方法包括步骤将一位序列扫描输入至一存储器位单元的扫描链内。所述扫描链的至少一个特定第 一存储器位单元具有一第一逻辑门电路、一第一编程晶体管及一第一熔丝。所述方法进一 步包括步骤将所述位序列的一第一位馈送至所述第一逻辑门电路的一第一输入；操作所 述第一逻辑门电路以将一第一逻辑信号提供至所述第一编程晶体管；及当所述第一逻辑信 号为高时于其有效饱和区域内操作所述第一晶体管，由此编程连接至所述第一编程晶体管 的第一熔丝。通过参照以下图式、说明及权利要求书，本发明的此等及其他特征、方面及优点将
变得更好理解。
图1是一图解说明一现有技术的位单元的示意性电路图；图2是一图解说明一现有技术的位单元的示意性电路图；图3是一图解说明根据本发明一实施例的一实例性存储器位单元的示意性电路 图；图4是一图解说明根据本发明另一实施例的一实例性存储器位单元的示意性电 路图；图5是一图解说明根据本发明一实施例的一用于编程及感测一电子熔丝的方法 的流程图。
具体实施例方式下文所详细阐述的说明是目前所能设想的实施本发明的最佳方法。所述说明不应 被理解为局限性含义，而应理解为仅出于图解说明本发明一般原理之目的，因为本发明的 范围是由随附权利要求书予以最佳界定。大致上，本发明的实施例为集成电路芯片提供非易失性存储器及编程，所述集成 电路芯片可用于各种装置及系统中，其中包括计算机、处理器、控制器及通信系统，特定而 言，包括(例如)移动电话的移动通信系统。例如，实施例可用于数个功能例如阵列冗余 (例如，用于微处理器芯片中的大型高速缓冲存储器)、电子芯片识别、部件编号识别、及热 敏二极管校准。例如，芯片识别可具有各种用途，其中包括销售商出于库存及质量控制目 的的跟踪，允许(例如)对一芯片制造于何地及何时且于所述芯片上启用何种特征实施跟 踪。芯片识别也可用来提供数个安全特征，例如，在销售时由消费者或由零售商输入的一唯 一消费者身份(ID)，以出于(例如)金融交易目的以唯一地识别包含所述芯片的一电话，或 提供一口令或存取码以防止(例如)未授权使用一包含所述芯片的装置。当然，可能存在更 多唯一芯片ID的此类用途且甚至可在同一芯片上设置服务于不同目的的数个芯片ID。还 例如，一芯片可经设计具有“除错”特征，所述“除错”特征对于产品开发有用但在所述芯片 投入制作后仍具功能性却并非合意。例如，可使用一实施例禁用制作芯片的此等特征。另 外，一实施例可用于提供安全特征，例如，对每一芯片是唯一且(例如)可由一产品的制造 商或其消费者编程的口令或存取码。此数个不同的功能可构建于同一集成电路芯片上且可 (例如)包含于诸如一移动电话的移动通信装置中。于一实施例中，可既通过减小晶体管的面积且通过将两个晶体管的功能合而为一来显著地减小非易失性存储器电路元件的面积(例如，使用一个晶体管来执行现有技术中 需要两个晶体管执行的一等效功能的实施例)。例如，一实施例是通过将所述感应晶体管及 保护晶体管组合成一个感应晶体管以使所述熔丝感应电路中使用不多于一个的晶体管来 减小面积。一存储器位单元的面积通常是由所述编程晶体管的宽度支配，因为所述编程晶体 管是所述位单元中的最大装置。因此，所述存储器位单元的面积可因所述编程晶体管大小 的减小而显著减小。不同于于低效率饱和区域内操作编程晶体管的现有技术，本发明的一 实施例可于有效饱和区域内操作编程晶体管，因此允许减小所述编程晶体管的大小。例如， 当Vds >> Vgs-Vt(也即，漏极-源极电压远大于所述栅极-源极电压超出所述临限电压的 量)时，可能发生“低效率饱和”，因为所述栅极处于欠驱动状态。相反，当vDS>ves-vT(& 即，漏极_源极电压刚好大于所述栅极_源极电压超出所述临限电压的量)时，可能发生 “有效饱和”，因为所述栅极处于良好驱动状态。“低效率饱和”为低效的缘由在于设计者 可能不得不凭借增加所述晶体管的大小、所述漏极-源极电压Vds或其两者以获得用于编 程(例如，熔断)熔丝的充足电流。因此，本发明的一实施例可将编程晶体管的宽度自约40 微米减小至约24微米。另一实施例可将位单元的整体面积自约184. 85平方微米减小至约 98. 53平方微米-从而提供约为47%的面积减小。本发明的再一实施例可将编程电压自一 3. 5V的现有技术的典型值(其大于所述芯片上本质可用的任何电压)减小至一约2. 6V的 标称值(其为所述芯片上可用的I/O (输入/输出)电压)。现在参照图3，图中显示根据本发明一实施例的存储器位单元300。图3显示一用 于写入、存储、及读取一位信息的存储器位单元300。图3主要在以下方面不同于图1及2 熔丝感应电路晶体管的数量减少(刚刚所述)；于其有效饱和区域内操作所述编程晶体管 所使用的不同电路及电压(也刚刚所述)。存储器位单元300可包括用于一可扫描式触发 器或锁存器302、熔丝感应电路304、熔丝编程电路306、及箝位电路308的电路。对各种特 征及元件(例如，锁存器302、熔丝感应电路304、熔丝编程电路306、及箝位电路308)的阐 述及操作可分别类似于图1及2中所示对应编号的特征及元件(例如，锁存器102、熔丝感 应电路104、熔丝编程电路106、及箝位电路108)。同样地，时钟缓冲器310、时钟信号312 及其互补314可分别对应于时钟缓冲器110、时钟信号112及其互补114。图4根据另一实施例显示另一存储器位单元301，其可使用与图3中所示存储器位 单元300使用的单相位时钟信令相反的两相位时钟信令。因此，图4以图2不同于图1的 相同方式不同于图3，且图3及4提供本发明实施例与现有技术图1及2的一类似比较及对 照。对各种特征及元件的阐述及操作(例如锁存器303、时钟信号316(图4中标为Φ》及 其互补317((^b)与时钟信号318(Φ2)及其互补319(Φ#)可类似于图1及2 (尤其于图 2中)中所示对应编号的特征及元件(例如锁存器103、时钟信号116及其互补117与时钟 信号118及其互补119)。现在参照图3及4两者，对各种特征及元件的阐述及操作可类似于图1及2中对应 编号的特征及元件。例如输出320、感应晶体管321、输入322、熔丝324、端子326及328、 编程晶体管332的栅极330、至“与非”门338的输入334及336、及反相器340可分别对应 于输出120、感应晶体管121、输入122、熔丝124、端子126及128、编程晶体管132的栅极 130、至“与非”门138的输入134及136、及反向器140。
可通过在编程晶体管332( “M9”)的栅极330处提供一适宜的“导通”或“关断” 逻辑信号来编程熔丝324。例如，可提供栅极330处的逻辑信号作为(例如)一包括“与非” 门338及反相器340的逻辑门电路337所提供的一 AND运算，逻辑电路337具有两个输入 334及336。用于熔断或不熔断熔丝(例如，编程熔丝324)的逻辑可如同上文阐述的那样。 同样，例如，可通过将输出356( “FUSE-OUT”)(其具有与SOUT输出320相同的逻辑值)连 接至BLOW-THIS-FUSE输入336，依据在输入322处输入的一位序列编程熔丝324。例如，可 自一电流源(例如，如所属领域中所熟知，一能够以所述规定电压提供一宽广范围电流的 电路)提供编程电压342。于熔丝编程操作期间，应关断感应晶体管321及箝位晶体管348。如同通至VDD_4_BL0W编程电压342的“与非”门338及反相器340的连接339及 341所指示的那样，用于驱动编程晶体管332的逻辑可不同于现有技术的逻辑，因为可以一 比现有技术逻辑信号的彼电压高的电压驱动本发明的逻辑信号。例如，由于一可能的实施 方案用于以更高电压(例如，编程电压342)操作所述逻辑门，因此所述逻辑门也可使用厚 氧化物晶体管。于图式中，通过逻辑门338，340上的粗黑带指示逻辑门338、340内使用厚 氧化物晶体管。(于图式中，厚氧化物晶体管由一用以表示通道的一粗黑带指示，且于图式 中，薄氧化物晶体管由一用以表示通道的一正常厚度的线指示。)如于图3及4中所见，与用于以一约1. 2V的标称栅极电压驱动编程晶体管的现有 技术的逻辑门相比，本发明的一实施例可使用更高电压的逻辑来以一与VDD_4-BL0W编程 电压342相同的约2. 6V的标称栅极电压驱动编程晶体管332。因此，编程晶体管332可于 其有效饱和区域(栅极电压及漏极电压约相同)内操作，从而允许其以一比现有技术电路 低的电压传送更多电流。例如，于现有技术中或于本发明实施例中，通常需要IOmA的电流流过熔丝324及 晶体管332，以熔断熔丝324。然而，当根据本发明将晶体管332操作于其有效饱和区域内 时，与现有技术中通常所需的约3. 5V电压相比，所述熔丝可以一较低电压熔断(例如，如上 所述，小于3. OV或名义上约为2. 6V)。例如，当操作于所述有效饱和区域内时，对于一电压 的小改变，穿过所述晶体管的电流改变可相对大，然而，当根据现有技术操作于低效率饱和 区域内时，一穿过所述晶体管的电流的相对大改变需要相对大的电压改变。因此，当编程晶 体管332操作于所述有效饱和区域内时，可更有效地熔断熔丝324。同样，由于所述有效饱和区域内较低的操作电压及较高的操作效率，因此可减小 编程晶体管332的大小(如上所述)且感应晶体管321无需一保护晶体管，以致熔丝感应 电路304中可使用一单个厚氧化物晶体管321且不多于一个晶体管，而非两个晶体管(如 现有技术中)，从而进一步减小在芯片上所占用的整体面积(也如上述)。在编程熔丝324后，决定所述熔丝的状态可为合意，也即，熔丝324是处于一熔断 状态还是处于一未熔断状态，此被称作“感测所述熔丝”。为感测熔丝324，可将预充电输入 350 ( “SENT”)设置得较低以导通晶体管M17，以在感应节点352处施加一预充电电压(其 也被更简单地称作预充电)，以使感应节点352为高。同时，可将输入323 (SENSE_FUSE)及 输入354 (CLAMP0N)设置得较高以使晶体管321及348两者均导通，同时将栅极330固持得 较低以使编程晶体管332关断。因此，可为感应节点352提供一经过熔丝324的接地路径。 因此，如果熔丝324熔断，感应节点352仍可保持高(熔丝324使接地路径打开)且如果熔 丝324未熔断，感应节点352可变低(熔丝324关断接地路径)。因此，当SETN输入350返回至高且感应晶体管321反向关断时，如果熔丝324处于熔断状态，则感应节点352仍可保 持高，而如果熔丝324处于未熔断状态，则感应节点352可保持低。总之，如果感应节点352保持低(熔丝324的状态为未熔断)，则熔丝输出 356 ( “FUSE_0UT，，)可变成低(或“0”)。如果感应节点352保持高(熔丝324的状态为熔 断)，则熔丝输出356可变成高(或“1”)。由于熔丝输出356及锁存器输出320可始终具 有相同的逻辑值，因此可自一链接在一起的锁存器302或303的一扫描链的输出320作为 一序列来读出所有熔丝324的状态。图5阐述一种用于编程及感测一电子熔丝的方法500，其中所述电子熔丝可包含 于(例如)一诸如位单元302或303的存储器位单元中。于步骤502处，可在一芯片上设 置一能够于其有效饱和区域内操作的编程晶体管_例如已减小面积的编程晶体管332。于 步骤504处，可将编程晶体管332连接至一熔丝324的第一端子328。于步骤506处，可在 熔丝324的一第二端子326处提供一第一电压-例如电压342，所述第一电压名义上与用于 驱动编程晶体管332的栅极330的逻辑门(例如，门338、340)的一逻辑电压相同，以便于 步骤508处，当编程(例如，熔断)熔丝324时，编程晶体管332可于其有效饱和区域内操 作。于步骤510处，方法500可继续一步骤，所述步骤用于通过将一感应晶体管321提供并 连接至熔丝324的第一端子328且将一箝位晶体管348提供并连接至熔丝324的第二端子 326来感测一编程熔丝-例如，熔丝324。然后，可于步骤512处通过结合一 SETN输入350 操作感应晶体管321及箝位晶体管348，来感测熔丝324的状态(例如，熔断或未熔断)。当然，应了解，上述内容涉及本发明的实例性实施例且可在不背离如随附权利要 求书中所阐明的本发明精神及范围内作各种修改。
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权利要求
一种存储器位单元，其包括一具有一感应节点的锁存电路；一具有一熔丝的熔丝编程电路，所述熔丝具有一连接至一编程电压的第一端子；一具有不多于一个晶体管的熔丝感应电路，所述熔丝感应电路具有一连接至所述感应节点且于所述熔丝的一第二端子处连接至所述熔丝的单个感应晶体管；及一具有一箝位晶体管的箝位电路，所述箝位晶体管于所述熔丝的所述第一端子处连接至所述熔丝且连接至所述编程电压。
2.如权利要求1所述的存储器位单元，其中当所述单个感应晶体管及所述箝位晶体管接通时，给所述感应节点上的一预充电提供 一经过所述熔丝的接地路径；当所述熔丝处于一熔断状态时，所述感应节点保持高；及 当所述熔丝处于一未熔断状态时，所述感应节点变低。
3.如权利要求1所述的存储器位单元，其中当所述熔丝感应电路操作时，一对应于所述熔丝的一状态的逻辑值出现在所述锁存器 的一锁存器输出处。
4.如权利要求1所述的存储器位单元，其进一步包括一连接至所述熔丝的所述第二端子的编程晶体管，当所述熔丝感应电路操作时所述编 程晶体管被关断。
5.如权利要求1所述的存储器位单元，其进一步包括一编程晶体管，其具有一连接至所述熔丝的所述第二端子的漏极，以使所述编程晶体 管的所述漏极电压与所述编程电压相同；及所述编程晶体管以与所述编程电压相同的栅极电压操作以使所述编程晶体管的所述 栅极电压与所述漏极电压相同，且当编程所述熔丝时所述编程晶体管于其有效饱和区域内 操作。
6.如权利要求1所述的存储器位单元，其进一步包括 一具有一约24微米的宽度的编程晶体管。
全文摘要
本发明涉及一种包括若干存储器位单元的集成电路芯片。每一位单元包括一具有一感应节点的锁存器；一具有一有效饱和操作区域的编程晶体管；及一熔丝，其于所述熔丝的一第一端子处连接至所述编程晶体管。可于所述熔丝的一第二端子处将一编程电压供应至所述熔丝；且将一逻辑门电路连接至所述编程晶体管的栅极。所述逻辑门电路以所述编程电压操作，以便在编程所述熔丝时，所述逻辑门电路在所述有效饱和区域内驱动所述编程晶体管。所述位单元还包括一具有不多于一个晶体管的熔丝感应电路。所述有效饱和区域内的操作允许所述编程晶体管为小型的。结合使用不多于一个的感应晶体管，实现了所述芯片上所述位单元面积的显著减小。
文档编号G11C7/00GK101976579SQ201010543270
公开日2011年2月16日 申请日期2005年6月21日 优先权日2004年6月25日
发明者格雷戈里·A·乌维加拉 申请人:高通股份有限公司