专利名称：存储器装置的制作方法
技术领域：
本发明涉及对数据进行串行输出的串行接口方式的存储器装置。
背景技术：
一般，在串行接口方式的存储器装置中，与外部时钟同步地，与外部时钟的上升沿同步地串行输入地址信号。并且，若地址信号的最终位与外部时钟的上升沿同步地被输入， 则通过读出放大器读出由该地址信号所决定的地址的数据，与该外部时钟的下降沿同步地，从顶端位起依次串行输出存储在存储器单元阵列中的数据。例如，在数据宽度为8位的存储器装置中，串行输出8位的数据。但是，在串行接口方式的存储器装置中，在其规格上，从地址信号的最终位的确定开始到数据输出开始为止，必须在1/2时钟的期间内读出顶端位的数据，读出的高速化存在界限。因此，存在如下的方法在输入了最终位的前一个位的地址信号的时刻，预读成为候补的两个地址量的数据。然后，在确定了地址信号的最终位之后，从预读的两个地址量的数据中输出与最终确定的地址对应的数据。此时，为了预读成为候补的两个地址量的数据， 与该两个地址量对应地设置了读出放大器(例如，参照专利文献1)。专利文献1JP特表2002-515628号公报但是，在以往的串行接口方式的存储器装置中，由于增设了作为预读的地址量的读出放大器，所以电路的规模变大，存在半导体芯片的尺寸增大的问题。
发明内容
因此，本发明的存储器装置的特征在于，包括存储器单元阵列，其存储数据；地址译码器，其根据与时钟同步地串行输入的地址信号，选择存储器单元阵列的地址；多个读出电路，与数据的各位对应地一个一个设置；以及移位寄存器，其与时钟同步地，从顶端位起依次串行输出从多个读出电路读出的数据，地址译码器通过在确定地址信号的全部位之前，将顶端位的多个候补数据分别输入到该候补数据的个数量的读出电路，从而开始多个候补数据的读出。根据本发明，在串行接口方式的存储器装置中，能够抑制电路规模的增加的同时实现数据读出动作的高速化。
图1是表示本发明的第一实施方式的EEPROM的结构的图。图2是说明本发明的第一实施方式的EEPROM的动作的图。图3是说明本发明的第一实施方式的EEPROM的动作的时序图。图4是表示分裂栅(split gate)型的存储器单元的剖视图。图5是表示读出放大器的结构的图。
图6是说明读出放大器的动作例子的信号波形图。图7是说明读出放大器的动作例子的时序图。图8是表示本发明的第二实施方式的EEPROM的结构的图。图9是说明本发明的第二实施方式的EEPROM的动作的时序图。图中10、10A-存储器单元区域；11-行地址译码器；12-列地址译码器；13、 13a 13d、14-选择器；15-移位寄存器；21-预充电部；22-读出部；22A-预读出放大器； 22B-主读出放大器；100、100A-EEPR0M;101-半导体基板；105-栅极绝缘膜；109-浮动栅 (floatinggate) ；109a_ 突起部；110-隧道绝缘膜；112-控制栅(control gate) ；113-漏极区域；114-源极区域；115-沟道区域；MBO MB5、MIXO MIX3-存储器模块；SAO SA5、 SA_M0 SA_M3-读出放大器；MCO、MCl-存储器单元；BLO、BLl-位线JL-字线；SL-电源 (source)线。
具体实施例方式第一实施方式基于
本发明的第一实施方式的串行接口方式的EEPROM(Electric ally Erasable PROM,电可擦除只读存储器)100。EEraOMlOO的结构基于附图1说明EEPR0M100的整体的结构。EEPR0M100包括存储器单元阵列10、 行地址译码器11、列地址译码器12、8个数据读出用的读出放大器SAO SA5、SA_M0、SA_ Ml、选择器13、14以及移位寄存器15而构成。列地址译码器12由第一列地址译码器12a、 第二列地址译码器12b构成。EEPR0M100具有8位数据宽度。与8位数据宽度对应地，存储器单元阵列10包括与8位数据107 100对应的8个存储器模块MBO MB5、MIX0、MIX1。数据107 100是以107 — 106 — 105 — 104 — 103 — 102 — 101 — 100的顺序被串行输出的数据。此时， 最高位的数据107成为顶端位的数据。存储器单元阵列10包括8个存储器模块MBO MB5、MIXO、MIXl。在存储器模块 MBO MB5中，分别配置有与数据100 105对应的存储器单元。相对于此，在存储器模块 MIX0、MIX1中，混合配置了与数据I06、ID7对应的存储器单元。即，在存储器模块MIXO中， 存储有最低位的列地址信号A0、与AO = 0对应的数据106 (A0 0)、以及与AO = 1对应的数据107 (A0 :1)。此时，列地址信号AO对应于在串行输入的列地址信号Ai中最后输入的位。另一方面，在存储器模块MIXl中，存储有与AO = 0对应的数据107 (A0 :0)、以及与AO = 1对应的数据106 (A0 1) ο与8个存储器模块MBO MB5、ΜΙΧ0、MIXl对应地一个一个设置8个读出放大器SAO SA5、SA_M0、SA_M1。在各存储器模块MBO MB5、MIX0、MIX1中，矩阵状配置多个存储器单元，但在图1 中，仅图示了与AO = 0对应的地址的存储器单元MCO和与AO = 1对应的地址的存储器单元MC1。例如，在存储器模块MIXl中，在存储器单元MCO中存储有数据107 (A0 :0)，在存储器单元MCl中存储数据106 (A0 1)。存储器单元MCO连接到字线WL和位线BL0，存储器单元MCl连接到字线WL和位线 BLl0此外，存储器单元MCO、MCl连接到共同的电源线SL。
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行地址译码器11根据与外部时钟CLK同步地串行输入的行地址信号，从多个字线中，对一根字线输出H电平的信号，从而选择该字线。此外，列地址译码器12根据与外部时钟CLK同步地串行输入的M位的列地址信号 M (i = 0 n、M = n+1)，选择位线。此时，按照从最高位的地址信号An到最低位的地址信号AO的顺序，向列地址译码器12输入列地址信号Ai。若确定比最低位的列地址AO高1位的列地址信号Al，则第一列地址译码器1 选择所述位线BLO、BLl。这对于8个存储器模块MBO MB5、MIXO、MIXl是相同的。第二列地址译码器12b基于最低位的列地址信号AO的确定，对6个存储器模块 MBO MB5选择位线BLO、BLl中的任一个，并将选择出的位线连接到对应的读出放大器 SAO SA5的输入端。另一方面，第二列地址译码器12b对存储器模块MIXO、MIXl进行特征性的动作。即，第二列地址译码器12b在确定了列地址信号Al的时刻，将与存储器模块MIXl的 107 (AO 0)对应的位线BLO连接到读出放大器SA_M1的输入端，且将与存储器模块MIXO的 107 (AO 1)对应的位线BLl连接到读出放大器SA_M0的输入端。即，在确定最低位的列地址信号AO之前，将由Al为止的高位所决定的顶端位的两个候补数据107 (AO 0)、107 (AO 1)分别输入到读出放大器SA_M1、SA_M0，从而使读出放大器 SA_M1、SA_M0 工作。并且，若确定最低位的列地址信号A0，则第二列地址译码器12b将与该确定的地址对应的107 (A0 :0)、107 (AO: 1)中的任一个数据继续输入到对应的读出放大器。由此，继续基于该读出放大器的该数据的读出动作，即数据检测动作。此时，第二列地址译码器12b被切换为将与确定的最低位的列地址信号AO对应的 I06(A0 :0),106 (A0 1)中的任一个数据施加到另一个读出放大器。由此，开始基于该读出放大器的该数据的读出动作。例如，在将列地址信号AO确定为“0”的情况下，第二列地址译码器12b将最高位的107 (A0 0)继续输入到读出放大器SA_M1。另一方面，第二列地址译码器12b代替最终没有被选择的107 (AO :1)，将下一位的106 (A0 0)输入到读出放大器SA_M0。选择器13、14是将由读出放大器5々_110、54_111读出的数据107、106输出到移位寄存器15的电路。例如，在将列地址信号AO确定为“0”的情况下，由读出放大器SA_M1读出数据107 (AO :0)，所以选择器13将该数据作为最高位而输出到移位寄存器15。接着，由读出放大器SA_M0读出数据106 (AO :0)，所以选择器14将该数据作为下一位而输出到移位寄存器15。其他的读出放大器SAO SA5将读出的数据100 105与 106同时输出到移位寄存器15。移位寄存器15获取并保持从读出放大器SAO SA5、SA_M0、SA_M1输出的数据，并与外部时钟CLK同步地移位输出所保持的数据100 107。此时，以 107 — 106 — 105 — 104 — 103 — 102 — 101 — 100 的顺序输出数据 100 107。EEraOMlOO的动作例接着，基于图2和图3说明EEPR0M100的动作例。在图3的时序图中，将107 (A0 0)略记为107_0，将107 (A0 1)略记为107_1，其他的106 (A0 0)等的记载也以此为基准。首先，若输入芯片启动信号，则EEPR0M100进入动作状态。外部时钟CLK的时钟0 7的期间(从时钟0的上升沿到时钟7的上升沿为止的期间)为指令输入期间，在该期间，与外部时钟CLK同步地向EEPR0M100输入读出指令。之后的时钟8 31的期间(从时钟8的上升沿到时钟31的上升沿为止的期间) 为地址信号输入期间，在该期间，与外部时钟CLK同步地，向行地址译码器11串行输入行地址信号，接着，向列地址译码器12串行输入列地址信号Ai。此时，与时钟四的上升沿同步地确定列地址信号A2，与接下来的时钟30的上升沿同步地确定列地址信号Al，与接下来的时钟31的上升沿同步地确定最低位的列地址信号 A0，确定全部的读出地址。以下，按照列地址信号Ai各位的确定顺序，说明EEPR0M100的动作。(a)阶段1 (确定Al前)在该阶段1中，由于读出地址的候补还是4个以上，所以8个读出放大器SAO SA5、SA_M0、SA_M1和列地址译码器12处于非动作状态(参照图2 (a))。(b)阶段2 (确定Al后，确定AO前)在该阶段2中，第二列地址译码器12b将与存储器模块MIXl的数据107 (AO 0)对应的位线BLO连接到读出放大器SA_M1的输入端，且将与存储器模块MIXO的数据107 (AO 1)对应的位线BLl连接到读出放大器SA_M0的输入端。此时，读出放大器SA_M0、SA_M1成为动作状态，分别开始顶端位的候补数据107 (AO: 1)、107 (AO :0)的读出动作。这是确定全部地址之前的预读动作。另一方面，读出放大器SAO SA5处于非动作状态(参照图2 (b))。(c)阶段3 (确定AO后，输出数据107前)在该阶段3中，确定最低位的地址信号AO。例如，若设为AO = 0，则第二列地址译码器1 接着阶段2，将数据107 (A0 0)继续输入到读出放大器SA_M1。读出放大器SA_M1 继续读出数据107 (A0 0)0然后，选择器13向移位寄存器15输入由读出放大器SA_M1读出的数据107 (A0 0)。另一方面，第二列地址译码器12b代替最终没有被选择的数据I07(A0 :1)，将与下一位的数据106 (A0 0)对应的位线BLO连接到读出放大器SA_M0的输入端，从而将数据
106(A0 0)输入到读出放大器SA_M0。由此，读出放大器SA_M0开始数据106 (A0 0)的读
出ο另一方面，第二列地址译码器12b分别向对应的读出放大器SAO SA5输入数据100 (A0 0) 105 (A0 0)。读出放大器SAO SA5成为动作状态，分别开始输入的数据 100 (A0 0) 105 (A0 0)的读出动作(参照图2(c))。(d)阶段4 (数据107的输出 106的输出)在该阶段4中，与时钟31的下降沿同步地，从移位寄存器15输出顶端位的数据
107(A0 0)。由于读出放大器SA_M1完成了读出动作，所以其动作被停止。另一方面，读出放大器SAO SA5、SA_M0分别继续读出数据100 (A0 0) 106 (A0 0)(参照图2(d))。选择器14向移位寄存器15输入由读出放大器SA_M0读出的数据106 (A0 0)。此外，从读出放大器SAO SA5读出的数据100 (A0 0) 105 (A0 0)输入到移位寄存器15。 并且，与时钟32的下降沿同步地，输出数据106 (A0 :0)，之后，依次输出数据105 (A0 0) 100(AO 0)。之后，在串行接口方式的存储器装置中，只要继续输入外部时钟CLK，就会将与外部时钟CLK同步地串行输入的地址以一个地址一个地址增加，来继续进行读出动作。例如， 如图3所示，与时钟33的上升沿同步地，在内部地址寄存器中地址被增加一个地址量。例如，在与外部时钟CLK同步地串行输入的列地址信号AO为“0”的情况下，在增加了一个地址量的下一个地址中，列地址信号AO成为“ 1 ”。因此，与时钟38的上升沿同步地，读出放大器SA_M0成为动作状态，开始候补数据107 (AO 1)的读出动作。之后，与时钟39的上升沿同步地，读出放大器SA_M1开始106 (AO 1)的读出。读出放大器SAO SA5也成为动作状态，分别开始输入的数据100 (AO 1) 105 (AO 1)的读出动作。然后，与时钟39的下降沿同步地，从移位寄存器15输出数据107 (A0 :1)，之后，与时钟40的下降沿同步地，输出数据106 (A0 :1)，进而依次输出数据105 (A0 1) 100 (A0 1)。由此，根据EEPR0M100，在确定到列地址信号Al为止时，由读出放大器SA_M0、SA_ Ml，分别开始顶端位的候补数据107 (AO :1)、107 (AO :0)的读出动作。之后，在确定了最低位的列地址信号AO时，即确定了全部地址时，读出放大器SA_M1继续进行最终被选择的数据107 (A0 0)的读出，而读出放大器SA_M0代替最终没有被选择的107 (A0 1)，开始下一位的数据106 (A0 0)的读出。由此，能够对最初输出的顶端位的数据107 (A0 0)确保1. 5时钟期间(1时钟周期的1. 5倍的期间)的读出时间。关于下一位的数据106 (A0 :0)，由于与下一个时钟32的下降沿同步地被输出即可，所以能够确保1.5时钟期间的读出时间。此外，关于数据105 (AO :0) Ι00(Α0:0)，由于与数据106 (A0 0)同时开始读出，所以能够确保1. 5时钟期间以上的读出时间。因此，根据EEPR0M100，由于对全部的串行输出数据100 107确保1. 5时钟期间的读出时间，所以通过使时钟高速化，能够使数据读出高速化。并且，在读出顶端位的两个候补数据107 (A0 :1)、I07(A0 0)时，将用于读出下一位的数据106 (A0 0)的读出放大器SA_M0兼用于候补数据107 (A0 1)的读出，所以所需的读出放大器的个数与数据宽度为8位的情况相同，8个就足够。若将其一般化，则如下若数据宽度为N位(N为2以上的自然数)，则读出放大器的个数为N个。由此，能够将读出放大器的个数抑制在最小限度内，可抑制电路规模的增加。存储器单元的结构例子以下，基于图4说明存储器单元MCO (MCl也相同)的具体的结构例。存储器单元 MCO是分裂栅型的存储器单元，在半导体基板101上隔着规定间隔形成的漏极区域113和源极区域114之间形成有沟道区域115。在从沟道区域115的一部分上到源极区域114的一部分上，形成有经由栅极绝缘膜105而延伸的浮动栅109，经由隧道绝缘膜110覆盖该浮动栅109的上部和侧部，且形成有在漏极区域113的一部分上延伸的控制栅112。漏极区域113与对应的位线BLO相连，控制栅112与对应的字线WL相连，源极区域114与对应的电源线SL相连。接着，说明存储器单元MCO的动作。首先，在写入数据时，将漏极区域113接地，向控制栅112和源极区域114施加规定的电压(例如，向控制栅112施加12V，向源极区域114施加12V)，通过使电流流过沟道区域115，从而向浮动栅109注入热电子并蓄积。此外，在消除数据时，将漏极区域113和源极区域114接地，从字线WL向控制栅 112施加高电压(例如15V)，从而将蓄积在浮动栅109中的电子作为福勒-诺德海姆隧穿电流(Fowler-Nordheim tunneling current，以下称为FN隧道电流)而拉拔到控制栅112。 由于在浮动栅109的上部形成有突起部109a，所以电场在此集中，能够以低电压使FN隧道电流流过。此外，在读出存储在存储器单元MCO中的数据时，将源极区域114接地，从而对控制栅112和漏极区域113施加规定的电压(例如，对控制栅112施加3V，对漏极区域113施加IV)。则根据在浮动栅109中所蓄积的电子的电荷量，在源极/漏极之间流过单元电流 Ic。在写入了数据
的情况下，由于存储器单元MCl的阈值变高，所以单元电流Ic变小， 而在写入了数据[1]的情况下，由于存储器单元MCl的阈值降低，所以单元电流Ic增加。读出放大器SAO SA5、SA_M0、SA_M1基于单元电流Ic，判断存储在存储器单元 MCO中的数据为“0”还是“1”。读出放大器的结构例基于图5说明读出放大器SAO SA5、SA_M0、SA_M1的具体的结构例。读出放大器 SAO SA5、SA_M0、SA_M1包括预充电部21和读出部22而构成。预充电部21由第一“或非”电路NRl和将第一“或非”电路NRl的输出施加到栅极的N沟道型晶体管Tl形成。向第一“或非”电路NRl的第一输入端子a输入读出放大器使能信号ENB的反相信号，在第二输入端子b上连接N沟道型晶体管Tl的漏极。向N沟道型晶体管Tl的源极施加电源电压Vdd。将从第一“或非”电路NRl的第二输入端子b看到的第一阈值设为Vt*l。若通过列地址译码器12选择了位线BLO和存储器单元MC0，则第一“或非”电路 NRl的第二输入端子b经由位线BLO连接到存储器单元MC0。读出部22由预读出放大器22A和主读出放大器22B构成。预读出放大器22A由第二 “或非”电路NR2、第二 “或非”电路NR2的输出施加到栅极的N沟道型晶体管T2、以及与N沟道型晶体管T2串联连接的P沟道型晶体管T3形成。向P沟道型晶体管T3的源极施加电源电压Vdd，且栅极和漏极连接到N沟道型晶体管T2的源极。向第二“或非”电路NR2的第一输入端子c输入读出放大器使能信号ENB的反相信号，第二输入端子d连接了 N沟道型晶体管T2的漏极。第二“或非”电路NR2的第二输入端子d经由列地址译码器12连接到位线BL0。将从第二 “或非”电路NR2的第二输入端子d看到的第二阈值设为V讨2。这里，设定Vt*2 > Vt*l这样的关系。主读出放大器22B由在向同相输入端子(+)上输入N沟道型晶体管T2的源极电压、在反相输入端子(_)上输入基准电压Vref的差动放大器形成。基准电压Vref设定在 Vt*l 和 V讨2 之间。(Vt*l < Vref < Vt*2)在主读出放大器22B上连接有读出放大器使能信号ENB被施加到栅极的N沟道型晶体管T4。在读出放大器使能信号ENB为H电平(高电平)时，通过向主读出放大器22B 提供接地电压而成为活性状态，在读出放大器使能信号ENB为L电平(低电平)时，主读出放大器22B通过从接地断开而成为非活性状态。接着，基于图6、图7说明在将最低位的列地址信号AO确定为“0”的情况下读出放
8大器SA_M1的动作。假设将位线BLO的电压直到预充电开始为止初始设定为0V。与外部时钟30的上升沿同步地，确定列地址信号Al。由此，存储器单元MCO经由列地址译码器12连接到读出放大器SA_M1的预充电部21。此时，如上所述，在存储器单元 MCO中存储顶端位的候补数据107 (AO 0)。此外，与外部时钟30的上升沿同步地，读出放大器使能信号ENB上升为H电平(参照图7)。贝悌一“或非”电路NRl的输出成为H电平，由此，N沟道型晶体管Tl导通。由于向N沟道型晶体管Tl的源极施加电源电压Vdd，所以通过N沟道型晶体管Tl，位线BLO直到它们的电压成为Vt*l为止被迅速预充电。若位线BLO预充电到Vt*l以上，则第一“或非”电路NRl的输出从H电平变化为 L电平，所以N沟道型晶体管Tl截止，至此完成预充电部21的预充电。预读出放大器22A在完成预充电部21的预充电之后，开始预读出动作。此时，在存储器单元MCO的数据为“1”的情况下，由于存储器单元MCO的单元电流Ic如上所述那样增加，所以想要降低位线BLO的电压。另一方面，由于第二输入端子d的电压低于V讨2，所以第二“或非”电路NR2的输出为H电平，N沟道型晶体管T2导通(P沟道型晶体管T3也导通)，所以N沟道型晶体管T2 想要提高位线BLO的电压。通过这两个动作相抵消，从而位线BLO的电压在被预充电的电压Vt*l附近稳定。另一方面，在存储器单元MCO的数据为“0”的情况下，由于存储器单元MCO的单元电流Ic如上所述那样减小，所以此时成为导通状态的N沟道型晶体管T2使位线BLO的电压上升。但是，若位线BLO的电压成为V讨2以上，则由于第二“或非”电路NR2的输出从H电平翻转为L电平，所以N沟道型晶体管T2截止。由此，位线BLO的电压在Vt*2附近稳定。总结以上的动作，在存储器单元MCO的数据为“1”的情况下，位线BLO的电压在 vt*l附近，在存储器单元MCl的数据为“0”的情况下，位线BLO的电压在V讨2附近，该位线 BLO的电压出现在N沟道型晶体管T2的源极(参照图6)。因此，通过由主读出放大器22B读出该位线BLO的电压，从而能够判别存储器单元 MCl的数据为“0”还是“1”。即，主读出放大器22B在存储器单元MCl的数据为“1”的情况下，输出H电平，而在存储器单元MCO的数据为“0”的情况下，输出L电平。由此，读出放大器SA_M1与外部时钟30的上升沿同步地开始预充电动作，之后进行读出动作。读出动作只要在外部时钟31的下降沿之前完成即可。预充电期间和读出期间的总和为读出放大器SA_M1的动作期间Tl (1. 5时钟的期间)。并且，与外部时钟31的下降沿同步地从移位寄存器15输出来自读出放大器SA_M1的数据107(参照图7)。另一方面，读出放大器SA_M0也同样与外部时钟30的上升沿同步地开始预充电动作，但与外部时钟31的上升沿同步地，切断与最终没有被选择的存储器模块MIXO的 107 (AO 1)对应的位线BLl的连接，取而代之，连接与存储器模块MIXO的106 (AO 0)对应的位线BL0，开始预充电动作，之后进行读出动作。读出放大器SAO SA5的动作也相同，但在确定最低位的列地址信号AO之后开始动作这一点不同。即，与这些读出放大器SAO SA5对应的读出放大器使能信号ENB与外部时钟31的上升沿同步地上升为H电平。第二实施方式
基于
本发明的第二实施方式的串行接口方式的EEPR0M100A。在第一实施方式中，在确定了列地址信号Al时，同时读出顶端位的两个候补数据107 (AO :1)、I07(A0 0)，但在本实施方式中，在确定了列地址信号A2时(未确定A1、A0)，开始顶端位的四个候补数据 107 (Al, AO 0,0), 107 (Al, AO :0，1)、107 (Al，AO 1，0)、107 (Al，AO :1，1)的读出。例如，107 (Al, AO 0,0)意味着与Al = 0、A0 = 0的地址对应的数据。基于图8说明EEPR0M100A的整体结构。EEPR0M100A包括存储器单元阵列10、行地址译码器11、列地址译码器12、8个数据读出用的读出放大器SAO SA3、SA_M0、SA_M1、 SA_M2、SA_M3、选择器13a 13d以及移位寄存器15而构成。列地址译码器12由第一列地址译码器12a、第二列地址译码器12b构成。读出放大器SAO SA3、SA_M0、SA_M1、SA_M2、SA_M3、存储器单元的结构可使用与第一实施方式相同的结构。存储器单元阵列10包括8个存储器模块MBO MB3、MIXO MIX3。在存储器模块MBO MB3中，分别配置有与数据100 103对应的存储器单元。相对于此，在存储器模块MIXO MIX3中，混合配置了与数据104 ID7对应的存储器单元。另外，由于存储器单元、位线等的结构与第一实施方式相同，所以在图8中省略图示。第二列地址译码器12b从各存储器模块MBO MB3、MIX0 MIX3中选择4个数据中的一个，并输入到读出放大器SAO SA3、SA_M0、SA_M1、SA_M2、SA_M3。选择器13a 13d 将从读出放大器SA_M0、SA_M1、SA_M2、SA_M3读出的数据选择性地输入到移位寄存器15。EEraOMlOOA的动作例接着，基于图8和图9说明EEPR0M100A的动作例。在图9的时序图中，将107 (Al， AO 0,0)略记为107_00，将107 (Al，AO :0，1)略记为107_01，其他的记号也以此为基准。与第一实施方式相同地，若输入芯片启动信号，则EEPR0M100A进入动作状态。外部时钟CLK的时钟0 7的期间(从时钟0的上升沿到时钟7的上升沿为止的期间)为指令输入期间，在该期间，与外部时钟CLK同步地向EEPR0M100A输入读出指令。之后的时钟8 31的期间(从时钟8的上升沿到时钟31的上升沿为止的期间) 为地址输入期间，在该期间，与外部时钟CLK同步地，将行地址信号串行输入到行地址译码器11，接着，将列地址信号Ai串行输入到列地址译码器12。此时，与时钟四的上升沿同步地确定列地址信号A2，与接下来的时钟30的上升沿同步地确定列地址信号Al，与接下来的时钟31的上升沿同步地确定最低位的列地址信号 AO，确定全部读出地址。在与外部时钟四的上升沿同步地确定了列地址信号A2时，存在顶端位的4个候补数据 107 (Al, AO :0,0),107 (Al, AO :0，1)、107 (Al，AO :1,0),107 (Al, AO :1，1)。因此，第二列地址译码器12b将这些候补数据分别输入到对应的读出放大器SA_M3、SA_M2、SA_M1、 SA_M0。由此，同时开始这4个候补数据的读出。之后，在与外部时钟30的上升沿同步地将列地址信号Al确定为“0”的情况下， 读出放大器SA_M3、SA_M0继续进行分别作为候补而留下的数据107 (Al，AO 0,0)、107 (Al, AO 0,1)的读出。另一方面，读出放大器3々_112、54_111代替从候补消除的107仏1^0 :1，0)、 107 (Al，AO :1，1)，而开始下一位的候补数据 106 (Al，AO :0,0),106 (Al, AO :0，1)的读出。之后，在与外部时钟31的上升沿同步地将最低位的列地址信号AO确定为“0”的情况下，读出放大器SA_M3继续进行最终被选择的数据I07(A1，A0:0，0)的读出。另一方面， 读出放大器SA_M0代替从候补消除的107 (Al, AO :0，1)，而开始数据104 (Al, AO :0，0)的读出。读出放大器SA_M2继续进行数据I06(A0，A0:0，0)的读出。读出放大器SA_M1代替从候补消除的106 (Al，AO :0，1)，开始数据105 (Al，AO :0，0)的读出。此外，读出放大器SAO SA3 分别开始数据 103 (Al，AO :0，0) 100 (Al，AO :0，0)的读出。并且，与外部时钟31的下降沿同步地，输出顶端位的数据107 (Al，AO :0，0)，与外部时钟32的下降沿同步地，输出数据106 (Al，AO 0,0)。以下，同样地，串行输出数据 105 (Al, AO 0,0) 100 (Al，AO 0,0)。由此，根据本实施方式，由于在确定了列地址信号A2时，开始顶端位的4个候补数据的读出，所以作为各位的读出时间，能够确保比第一实施方式长1时钟期间的2. 5时钟期间。此外，读出放大器的个数为8，与第一实施方式相同。根据同样的考虑，还可以在确定了列地址信号A3时，开始分别通过对应的读出放大器读出最高位的8个候补数据。此时，能够确保3. 5时钟期间的读出时间。另外，本发明并不限于上述的实施方式，在不脱离其主旨的范围内可进行变更是不言而喻的。例如，EEPR0M100、100A具有8位数据宽度，但如上所述，数据宽度可变更为N 位(N为2以上的自然数)。此外，列地址信号的位数也一般可以根据存储器容量而设定为 M位。伴随与此，存储器单元阵列10、行地址译码器11、列地址译码器12等的电路结构被变更，则读出放大器的个数也与数据宽度相同地被变更为N个。并且，在地址信号中确定了(M-X)位的地址信号时，列地址译码器12根据该(M-X) 位的地址信号，按N位的每个位选择t个候补数据，将与顶端位对应的t个候补数据分别输入到N个读出放大器中的t个读出放大器，从而开始基于t个候补数据的读出。此时， X是1以上、M-I以下的自然数。进而，在确定了 M位的地址信号的全部位时，列地址译码器12根据该确定的地址信号，从2X个候补数据中将一个候补数据选择为最终数据，并将选择出的一个候补数据继续输入到一个读出放大器，将剩余的(N-I)位的数据分别输入到剩余的(N-I)个读出电路。 由此，能够抑制读出放大器的个数的增加，并且能够实现数据读出动作的高速化。此外，在上述的实施方式中，以具有分裂栅型的存储器单元的串行接口方式的 EEPR0M100U00A为例进行了说明，但本发明能够广泛地应用于串行接口方式的半导体存储装置，例如ROM、RAM等。
权利要求
1.一种存储器装置，其特征在于，包括存储器单元阵列，其存储数据；地址译码器，其根据与时钟同步地串行输入的地址信号，选择所述存储器单元阵列的地址；多个读出电路，与所述数据的各位对应地一个一个设置；以及移位寄存器，其与所述时钟同步地，从顶端位起依次串行输出从所述多个读出电路读出的数据，所述地址译码器通过在确定所述地址信号的全部位之前，将顶端位的多个候补数据分别输入到该候补数据的个数量的读出电路，从而开始多个候补数据的读出。
2.根据权利要求1所述的存储器装置，其特征在于，所述多个读出电路包括第一和第二读出电路，所述地址译码器在除了最后一位之外确定了所述地址信号时，根据该地址信号选择顶端位的第一和第二候补数据，将第一候补数据输入到所述第一读出电路，将第二候补数据输入到所述第二读出电路。
3.根据权利要求2所述的存储器装置，其特征在于，所述地址译码器在确定了所述地址信号的全部位，并根据该地址信号将所述第一候补数据选择为最终数据时，将所述第一候补数据继续输入到所述第一读出电路，将所述顶端位的下一个位的数据输入到所述第二读出电路。
4.根据权利要求1所述的存储器装置，其特征在于，所述地址译码器在除了最后两个位之外确定了所述地址信号时，将顶端位的四个候补数据分别输入到四个读出电路。
5.一种存储器装置，其特征在于，包括存储器单元阵列，其存储N位数据宽度的数据；地址译码器，其根据与时钟同步地串行输入的M位的地址信号，选择所述存储器单元阵列的地址；N个读出电路，与所述数据的各位对应地设置；以及移位寄存器，其与所述时钟同步地，从顶端位起依次串行输出从所述N个读出电路读出的数据，在所述地址信号中确定了(M-X)位的地址信号时，所述地址译码器根据该(M-X)位的地址信号，按所述N位的每个位选择2X个候补数据，将与顶端位对应的t个候补数据分别输入到所述N个读出电路中的t个读出电路，从而开始t个候补数据的读出。
6.根据权利要求5所述的存储器装置，其特征在于，在确定了所述地址信号的全部位时，所述地址译码器根据该确定的地址信号，从2X个候补数据中将一个候补数据选择为最终数据，并将选择的一个候补数据继续输入到一个读出电路，将剩余的(N-I)位的数据分别输入到剩余的(N-I)个读出电路。
全文摘要
本发明提供一种在串行接口方式的存储器装置中抑制电路规模的增加的同时使数据的读出高速化的存储器装置。EEPROM(100)包括存储数据的存储器单元阵列(10)；根据与时钟同步地串行输入的地址信号选择存储器单元阵列(10)的地址的行地址译码器(11)和列地址译码器(12)；与数据的各位对应地一个一个设置的读出放大器(SA0～SA5、SA_M0、SA_M1)；和与时钟同步地从顶端位起依次串行输出从这些读出放大器读出的数据的移位寄存器(15)。列地址译码器(12)通过在确定列地址信号的全部位之前，将顶端位的两个候补数据分别输入到两个读出放大器(SA_M0、SA_M1)，从而开始两个候补数据的读出。
文档编号G11C7/06GK102194508SQ20111004539
公开日2011年9月21日 申请日期2011年2月22日 优先权日2010年2月23日
发明者吉川定男, 赖俊树 申请人:安森美半导体贸易公司