专利名称：电阻改变型存储器的制作方法
技术领域：
本发明涉及电阻改变型存储器。
背景技术：
电阻改变型存储器，诸如MRAM(磁随机存取存储器)、ReRAM(阻性随机存取存储器)等，作为继NAND型闪存之后的下一代非易失性存储器已引起了关注(参考，例如，第 6，256，223号美国专利)。通过使写电流流入例如作为存储单元的电阻改变元件并改变其状态(电阻值)， 数据被写入电阻改变型存储器。另外，通过使读电流流入电阻改变元件并检测其电阻值，数据被读出。读电流的值被设置得小于写电流的值。用于评价非易失性存储器性能的要素有干扰(disturb)和保持能力 (retention)0干扰是指当数据被读和写时对存储单元造成的扰动(错误的写)，保持能力是指存储单元的数据保持期间。顺带提一下，当存储单元被小型化时，因为布线电阻值和晶体管的导通电阻值增加了，所以当驱动电压具有预定值时，能够流入到存储单元的写电流值减小了。然而，写电流的值影响保持能力。即，当写电流的值减小时，存储单元的数据保持期间通常被缩短了。另外，读数据时施加到存储单元上的电压影响读灵敏度。因而，为了保持足够的读灵敏度，读数据时施加到存储单元上的电压、即、读电流的值，不能被充分减小。在此情况下，当写电流的值如上所述被减小时，因为写数据时施加到存储单元上的电压被减小，所以读数据时施加到存储单元上的电压与写数据时施加到存储单元上的电压之间的比率被减小了。因此，当写电流的值被减小时，容易发生读干扰(read disturb)。
发明内容
本发明的一个方面的电阻改变型存储器具有沿着第一方向延伸的第一和第二驱动线；沿着与第一方向交叉的第二方向延伸的第三驱动线；一端与第三驱动线相连接的第一电阻改变元件；第一二极管，具有与第一驱动线相连接的阳极和与第一电阻改变元件的另一端相连接的阴极；第二二极管，具有与第一电阻改变元件的另一端相连接的阳极和与第二驱动线相连接的阴极；驱动器/接收器(sinker)，将写电流供给到第一电阻改变元件； 以及写控制电路，其被配置为，当第一数据被写入到第一电阻改变元件时，使写电流按从第一驱动线到第三驱动线的方向流动，并且当第二数据被写入到第一电阻改变元件时，使写电流按从第三驱动线到第二驱动线的方向流动。 本发明的一个方面的电阻改变型存储器具有沿着第一方向延伸的第一和第二驱动线；沿着与第一方向交叉的第二方向延伸的第三和第四驱动线；一端与第三驱动线相连接的第一和第二电阻改变元件；一端与第四驱动线相连接的第三和第四电阻改变元件；第一齐纳二极管，具有与第一电阻改变元件的另一端相连接的阳极和与第一驱动线相连接的阴极；第二齐纳二极管，具有与第二电阻改变元件的另一端相连接的阳极和与第二驱动线相连接的阴极；第三齐纳二极管，具有与第三电阻改变元件的另一端相连接的阳极和与第一驱动线相连接的阴极；第四齐纳二极管，具有与第四电阻改变元件的另一端相连接的阳极和与第二驱动线相连接的阴极；驱动器/接收器，将写电流供给到第一电阻改变元件；以及写控制电路，其被配置为，当第一数据被写入到第一电阻改变元件时，使写电流按从第一驱动线到第三驱动线的方向流动，并且当第二数据被写入到第一电阻改变元件时，使写电流按从第三驱动线到第一驱动线的方向流动。当第一和第二数据被写入到第一电阻改变元件时，写控制电路使第二驱动线浮置。写电流被设置成这样的值使得当第一数据被写入到第一电阻改变元件时，让施加到第一齐纳二极管的电压等于或大于该第一齐纳二极管的齐纳电压而施加到第三齐纳二极管的电压小于该第三齐纳二极管齐纳电压，以及当第二数据被写入到第一电阻改变元件时让施加到第四齐纳二极管的电压小于第四齐纳二极管的齐纳电压。
图1为表示本发明的第一基本结构的视图；图2为表示本发明的第二基本结构的视图；图3为表示本发明的第三基本结构的视图；图4为表示本发明的第四基本结构的视图；图5为表示本发明的第五基本结构的视图；图6为表示本发明的第六基本结构的视图；图7为表示本发明的第七基本结构的视图；图8为表示本发明的第八基本结构的视图；图9为表示第一实施例的电阻改变型存储器的视图；图10为表示写控制电路的视图；图11为表示译码器的视图；图12为表示第一实施例的电阻改变型存储器的视图；图13为表示写控制电路的视图；图14为表示译码器的视图；图15为表示存储单元阵列的详细视图；图16为表示写入“1”时电流路径的视图；图17为表示写入“0”时电流路径的视图；图18为表示写入“1”时电流路径的视图；图19为表示写入“0”时电流路径的视图；图20为表示器件结构的第一示例的视图21为表示器件结构的第二示例的视图22为表示器件结构的第三示例的视图23为表示器件结构的第四示例的视图24为表示器件结构的第五示例的视图25为表示第二实施例的电阻改变型存储器的视图
图26为表示存储单元阵列的详细视图27为表示写入“1”时电流路径的视图28为表示写入“0”时电流路径的视图29为表示写入“1”时电流路径的视图30为表示写入“0”时电流路径的视图31为表示器件结构的第一示例的视图32为表示器件结构的第二示例的视图33为表示磁阻效应元件的基本结构的视图；以及
图34为表示电阻改变元件的基本结构的视图。
具体实施例方式以下结合附图详细说明本发明的一个方面的电阻改变型存储器。1.概要本发明提出下列两种单元阵列结构作为交叉点型单元阵列的修改结构。(1)第一单元阵列结构(第一到第六基本结构)两个二极管，沿彼此相反的方向布置，与一个第一电阻改变元件相连接。当第一数据被写入电阻改变元件时，使写电流正向流到两个二极管中的一个，并且当第二数据被写入时，使写电流正向流到两个二极管中的另一个。(2)第二单元阵列结构(第七到第八基本结构)电阻改变元件和齐纳二极管，其彼此被串联连接，被配置于彼此交叉的驱动线的每个中的交叉部分中。使写电流流动以满足下列条件使施加于与所选择的电阻改变元件相连接的齐纳二极管上的电压等于或大于该齐纳二极管的齐纳电压并且使施加于与未选择的电阻改变元件相连接的齐纳二极管上的电压小于该齐纳二极管的齐纳电压。因为这两种单元阵列结构可以防止交叉点型单元阵列所特有的潜行电流(sneak current)，所以当写电流增加时可以抑制写干扰(write disturb)。因此，根据本发明所述，干扰和保持能力可以通过增加写电流被同时改善。2.基本结构 下面说明本发明的基本结构。(1)第一基本结构图1表示了本发明的电阻改变型存储器的第一基本结构。第一和第二驱动线Ll、L2沿第一方向延伸，第三驱动线L3沿与第一方向交叉的第二方向延伸。第一和第二方向例如为相互正交的方向。
第三驱动线L3为位线和字线其中之一。当第三驱动线L3为位线时，第一和第二驱动线L1、L2分别为字线。而当第三驱动线L3为字线时，第一和第二驱动线Li、L2分别为位线。电阻改变元件MC的一端被连接到第三驱动线L3。电阻改变元件MC包括通过自旋注入写入制成的磁阻元件和通过电流方向来控制写数据的相变元件等。第一二极管Dl的阳极被连接到第一驱动线Li，其阴极被连接到电阻改变元件MC 的另一端。第二二极管D2的阳极被连接到电阻改变元件MC的另一端，其阴极被连接到第二驱动线L2。驱动器/接收器DS被分别连接到第一和第二驱动线Ll和L2，并且驱动器/接收器DS同样被连接到第三驱动线L3。这些元件在写数据时向电阻改变元件MC供给写电流。当第一数据被写入电阻改变元件MC时，写控制电路CNT使写电流按从第一驱动线 Ll到第三驱动线L3的方向流动，并且当第二数据被写入到电阻改变元件MC时，写控制电路 CNT使写电流按第三驱动线L3到第二驱动线L2的方向流动。当二进制数据被存储到电阻改变元件MC时，第一数据例如为“1”，而第二数据例如为“0”。然而，多级数据(multi-level data)诸如三进制数据或更多进制数据也可以被存储到电阻改变元件MC。(2)第二基本结构图2表示了本发明的电阻改变型存储器的第二基本结构。第二基本结构与第一基本结构的不同之处在于连接到第一和第二驱动线Ll和L2 的驱动器/接收器的配置方式与第一基本结构中的不同。第一和第二驱动线Ll、L2沿第一方向延伸，第三驱动线L3沿与第一方向交叉的第二方向延伸。第一和第二方向例如为相互正交的方向。电阻改变元件MC的一端被连接到第三驱动线L3。第一二极管Dl的阳极被连接到第一驱动线Li，其阴极被连接到电阻改变元件MC 的另一端。第二二极管D2的阳极被连接到电阻改变元件MC的另一端，其阴极被连接到第二驱动线L2。驱动器DRV被连接到第一驱动线Li，接收器SK被连接到第二驱动线L2。另外，驱动器/接收器DS被连接到第三驱动线L3。这些元件在写数据时向电阻改变元件MC供给写电流。当第一数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按从第一驱动线Ll到第三驱动线L3的方向流动，并且当第二数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按从第三驱动线L3到第二驱动线L2的方向流动。(3)第三基本结构图3表示了本发明的电阻改变型存储器的第三基本结构。第三基本结构与第一基本结构的不同之处也在于连接到第一和第二驱动线Ll和 L2的驱动器/接收器的配置方式与第一基本结构中的不同。第一和第二驱动线Ll、L2沿第一方向延伸，第三驱动线L3沿与第一方向交叉的第二方向延伸。第一和第二方向例如为相互正交的方向。
电阻改变元件MC的一端被连接到第三驱动线L3。第一二极管Dl的阳极被连接到第一驱动线Li，其阴极被连接到电阻改变元件MC 的另一端。第二二极管D2的阳极被连接到电阻改变元件MC的另一端，其阴极被连接到第二驱动线L2。驱动器DRV被连接到第一和第二驱动线Li、L2的一端。接收器SK被连接到第一和第二驱动线L1、L2的另一端。驱动器/接收器DS被连接到第三驱动线L3。这些元件在写数据时向电阻改变元件MC供给写电流。当第一数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按从第一驱动线Ll到第三驱动线L3的方向流动，当第二数据被写入到电阻改变元件MC时，写控制电路 CNT使写电流按从第三驱动线L3到第二驱动线L2的方向流动。(4)第四基本结构图4表示了本发明的电阻改变型存储器的第四基本结构。第四基本结构与第一基本结构的不同之处在于连接到第三驱动线L3的驱动器/ 接收器的配置方式与第一基本结构中的不同。第一和第二驱动线Ll、L2沿第一方向延伸，第三驱动线L3沿与第一方向交叉的第二方向延伸。第一和第二方向例如为相互正交的方向。电阻改变元件MC的一端被连接到第三驱动线L3。第一二极管Dl的阳极被连接到第一驱动线Li，其阴极被连接到电阻改变元件MC 的另一端。第二二极管D2的阳极被连接到电阻改变元件MC的另一端，其阴极被连接到第二驱动线L2。驱动器/接收器DS被连接到第一和第二驱动线Li、L2。驱动器DRV被连接到第三驱动线L3的一端，接收器SK被连接到第三驱动线L3的另一端。这些元件在写数据时向电阻改变元件MC供给写电流。当第一数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按从第一驱动线Ll到第三驱动线L3的方向流动，当第二数据被写入到电阻改变元件MC时，写控制电路 CNT使写电流按从第三驱动线L3到第二驱动线L2的方向流动。(5)第五基本结构图5表示了本发明的电阻改变型存储器的第五基本结构。第五基本结构与第二基本结构的不同之处在于连接到第三驱动线L3的驱动器/ 接收器的配置方式与第二基本结构中的不同。第一和第二驱动线Ll、L2沿第一方向延伸，第三驱动线L3沿与第一方向交叉的第二方向延伸。第一和第二方向例如为相互正交的方向。电阻改变元件MC的一端被连接到第三驱动线L3。第一二极管Dl的阳极被连接到第一驱动线Li，其阴极被连接到电阻改变元件MC 的另一端。第二二极管D2的阳极被连接到电阻改变元件MC的另一端，其阴极被连接到第二驱动线L2。驱动器DRV被连接到第一驱动线Li，接收器SK被连接到第二驱动线L2。另外，驱动器DRV被连接到第三驱动线L3的一端，接收器SK被连接到第三驱动线L3的另一端。这些元件在写数据时向电阻改变元件MC供给写电流。
当第一数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按从第一驱动线Ll到第三驱动线L3的方向流动，当第二数据被写入到电阻改变元件MC时，写控制电路 CNT使写电流按从第三驱动线L3到第二驱动线L2的方向流动。(6)第六基本结构图6表示了本发明的电阻改变型存储器的第六基本结构。第六基本结构与第三基本结构的不同之处在于连接到第三驱动线L3的驱动器/ 接收器的配置方式与第三基本结构中的不同。第一和第二驱动线Ll、L2沿第一方向延伸，第三驱动线L3沿与第一方向交叉的第二方向延伸。第一和第二方向例如为相互正交的方向。电阻改变元件MC的一端被连接到第三驱动线L3。第一二极管Dl的阳极被连接到第一驱动线Li，其阴极被连接到电阻改变元件MC 的另一端。第二二极管D2的阳极被连接到电阻改变元件MC的另一端，其阴极被连接到第二驱动线L2。驱动器DRV被连接到第一和第二驱动线Li、L2的一端。接收器SK被连接到第一和第二驱动线Li、L2的另一端。另外，驱动器DRV被连接到第三驱动线L3的一端，接收器 SK被连接到第三驱动线L3的另一端。这些元件在写数据时向电阻改变元件MC供给写电流。当第一数据被写入到电阻改变元件MC时，写控制电路CNT使写电流按从第一驱动线Ll到第三驱动线L3的方向流动，当第二数据被写入到电阻改变元件MC时，写控制电路 CNT使写电流按从第三驱动线L3到第二驱动线L2的方向流动。(7)第七基本结构图7表示了本发明的电阻改变型存储器的第七基本结构。第七基本结构涉及利用齐纳二极管执行的双向通电(bidirectional energizatoin)的写技术。第一和第二驱动线Ll、L2沿第一方向延伸，第三和第四驱动线L3、L4沿与第一方向交叉的第二方向延伸。第一和第二方向例如为相互正交的方向。当第一和第二驱动线L1、L2为字线时，第三和第四驱动线L3、L4为位线。而当第一和第二驱动线Li、L2为位线时，第三和第四驱动线L3、L4为字线。第一和第二电阻改变元件MCl、MC2的一端被连接到第三驱动线L3，第三和第四电阻改变元件MC3、MC4的一端被连接到第四驱动线L4。第一齐纳二极管ZDl的阳极被连接到第一电阻改变元件MCl的另一端，其阴极被连接到第一驱动线Li，第二齐纳二极管ZD2的阳极被连接到第二电阻改变元件MC2的另一端，其阴极被连接到第二驱动线L2。第三齐纳二极管ZD3的阳极被连接到第三电阻改变元件MC3的另一端，其阴极被连接到第一驱动线Li，第四齐纳二极管ZD4的阳极被连接到第四电阻改变元件MC4的另一端，其阴极被连接到第二驱动线L2。电阻改变元件MCl到MC4包括磁阻元件、相变元件等。驱动器/接收器DS分别被连接到第一和第二驱动线L1、L2，并且驱动器/接收器 DS同样分别被连接到第三和第四驱动线L3、L4。这些元件在写数据时将写电流供给到第一电阻改变元件MCl。当第一数据被写入到第一电阻改变元件MCl时，写控制电路CNT使写电流按从第一驱动线Ll到第三驱动线L3的方向流动，当第二数据被写入到第一电阻改变元件MCl时， 写控制电路CNT使写电流按从第三驱动线L3到第一驱动线Ll的方向流动。将写电流设置为这样的值使得当第一数据被写入到电阻改变元件MCl时，让施加到第一齐纳二极管ZDl的电压等于或大于其齐纳电压而施加到第二和第三齐纳二极管 ZD2、ZD3的电压小于其齐纳电压，以及当第二数据被写入到电阻改变元件MCl时，让施加到第四齐纳二极管ZD4的电压小于其齐纳电压。当二进制数据被存储到电阻改变元件MCl时，第一数据例如为“1”，而第二数据例如为“0”。然而，多级数据诸如三进制数据或更多进制数据也可以被存储到电阻改变元件 MCl。(8)第八基本结构图8表示了本发明的电阻改变型存储器的第八基本结构。第八基本结构与第七基本结构的不同之处在于连接到第一到第四驱动线Ll到L4 的驱动器/接收器的配置方式与第七基本结构中的不同。第一和第二驱动线L1、L2沿第一方向延伸，第三和第四驱动线L3、L4沿与第一方向交叉的第二方向延伸。第一和第二方向例如为相互正交的方向。第一和第二电阻改变元件MCl、MC2的一端被连接到第三驱动线L3，第三和第四电阻改变元件MC3、MC4的一端被连接到第四驱动线L4。第一齐纳二极管ZDl的阳极被连接到第一电阻改变元件MCl的另一端，其阴极被连接到第一驱动线Li，第二齐纳二极管ZD2的阳极被连接到第二电阻改变元件MC2的另一端，其阴极被连接到第二驱动线L2。第三齐纳二极管ZD3的阳极被连接到第三电阻改变元件MC3的另一端，其阴极被连接到第一驱动线Li，第四齐纳二极管ZD4的阳极被连接到第四电阻改变元件MC4的另一端，其阴极被连接到第二驱动线L2。驱动器DRV被连接到第一和第二驱动线Ll、L2的一端，接收器SK被连接到第一和第二驱动线L1、L2的另一端。另外，驱动器/接收器DS被连接到第三和第四驱动线L3、L4 的一端。这些元件在写数据时将写电流供给到第一电阻改变元件MC1。当第一数据被写入到第一电阻改变元件MCl时，写控制电路CNT使写电流按从第一驱动线Ll到第三驱动线L3的方向流动，当第二数据被写入到第一电阻改变元件MCl时， 写控制电路CNT使写电流按从第三驱动线L3到第一驱动线Ll的方向流动。写电流被设置为这样的值使得当第一数据被写入到电阻改变元件MCl时，让施加到第一齐纳二极管ZDl的电压等于或大于其齐纳电压而施加到第二和第三齐纳二极管 ZD2、ZD3的电压小于其齐纳电压，以及当第二数据被写入到电阻改变元件MCl时，让施加到第四齐纳二极管ZD4的电压小于其齐纳电压。(9)结论根据第一到第八基本结构，因为防止了潜行电流，所以可以避免由于写干扰引起的错误的写。另外，根据这些基本结构，因为同时防止读数据时引起的潜行电流，所以当读数据
10时也改善了灵敏度。3.实施例下面说明本发明的实施例。在下述说明中，省略了读电路部分以使根据本发明所述的写电路能易于被理解。(1)第一实施例A.电路配置(第一示例)该电路表示了第二基本结构的具体配置(图2)。图9到11表示了本发明的电阻改变型存储器的写电路。存储单元阵列11包括多个存储单元。为了简单起见，这里表示了四个存储单元 MC1、MC2、MC3、MC4。存储单元MC1、MC2、MC3、MC4为电阻改变元件。沿第一方向延伸的字线WJaJLllKWI^Eum^b被布置于存储单元阵列11上。字线WJa、WLlb组成字线对并与存储单元MCl、MC3相对应地布置。同样，字线札加、WL2b组成字线对并与存储单元MC2、MC4相对应地布置。字线WLla、WL2a的一端通过字线选择器12被连接到字线驱动器13。字线WLlb、 WL2b的一端被设置为例如开路状态(不与任何部件连接)。字线选择器12包括栅极被输入控制信号Axw<S>、Axw<s+1>的P沟道MOS晶体管 PI、P2。字线驱动器13包括栅极被输入控制信号SRCw的P沟道MOS晶体管P3。电流源Il产生写电流。另外，字线WLlb、WL2b的另一端通过字线选择器14被连接到字线接收器15。字线WLla、WI^a的另一端被设置为例如开路状态。字线选择器14包括栅极被输入控制信号Axe<S>、Axe<s+1>的N沟道MOS晶体管 NUN20字线接收器15包括栅极被输入控制信号SNKe的N沟道MOS晶体管N3。另外，沿与第一方向交叉的第二方向延伸的位线BLl、BL2被布置于存储单元阵列 11上。位线BLl与存储单元MCl、MC2相对应地布置，并且，位线BL2与存储单元MC3、MC4 相对应地布置。位线BL1、BL2的一端通过位线选择器16被连接到位线驱动器/接收器17。位线 BLU BL2的另一端被设置为例如开路状态。位线选择器16包括栅极被输入控制信号Ayp<t>、Ayp<t+1>的P沟道MOS晶体管 P4、P5，以及栅极被输入控制信号Ayn<t>、Ayn<t+l>的N沟道MOS晶体管N4、N5。字线驱动器/接收器17包括栅极被输入控制信号SRCn的P沟道MOS晶体管P6， 以及栅极被输入控制信号SNKn的N沟道晶体管N6。电流源12产生写电流。图10的写控制电路18产生控制信号SRCw、SRCn, SNKn, SNKe0另夕卜，图11的译码器 19 产生控制信号(译码信号)Axw<s>、<s+l> ；Ayp<t>、<t+1> ；Ayn<t>、<t+l> ；Axe<s>、 <s+l>。B.电路配置(第二示例)该电路表示了第三基本结构的具体配置(图3)。图12到14表示了本发明的电阻改变型存储器的写电路。
与第一示例相比，第二示例的特征在于字线选择器12、14。因为除了字线选择器 12,14以外的配置与第一示例相同，所以以下将只说明字线选择器12、14。字线ffLla、ffI^a、ffLlb、ffL2b的一端通过字线选择器12被连接到字线驱动器13。字线选择器12包括栅极被输入控制信号AxWa<s>、Axwb<s>, Axwa<s+1>, Axwb<s+1> 的 P 沟道 MOS 晶体管 Pla、Plb、P2a、P2b。另外，字线WLla、WL2a, WLlb、WL2b的另一端通过字线选择器14被连接到字线接收器15。字线选择器14包括栅极被输入控制信号AXea<s>、Axeb<s>, Axea<s+1>, Axeb<s+1> 的 N 沟道 MOS 晶体管 ma、Nib, N2a、N2b。图14的译码器19产生控制信号(译码信号)Axwa<s>、<s+l> ；Axwb<s>, <s+l> ； Ayp<t>、<t+l> ；Ayn<t>、<t+l> ；Axea<s>、<s+l> ；Axeb<s>、<s+l>。C.存储单元阵列图15详细表示了存储单元阵列。按彼此相反方向布置的两个二极管被连接到放置于字线对和位线的交叉部分上的电阻改变元件。具体地，电阻改变元件MC1、MC2的一端被连接到位线BLl，电阻改变元件MC3、MC4 的一端被连接到位线BL2。二极管Dla、Dlb按彼此相反方向被连接到电阻改变元件MCl的另一端。S卩，二极管Dla的阳极被连接到字线WLla，其阴极被连接到电阻改变元件MCl的另一端。二极管Dlb 的阳极被连接到电阻改变元件MCl的另一端，其阴极被连接到字线WLlb。二极管D2a、D2b按彼此相反方向被连接到电阻改变元件MC2的另一端。S卩，二极管Dh的阳极被连接到字线WL2a，其阴极被连接到电阻改变元件MC2的另一端。二极管D2b 的阳极被连接到电阻改变元件MC2的另一端，其阴极被连接到字线WL2b。二极管D3a、D3b按彼此相反方向被连接到电阻改变元件MC3的另一端。S卩，二极管D3a的阳极被连接到字线WLla，其阴极被连接到电阻改变元件MC3的另一端。二极管D3b 的阳极被连接到电阻改变元件MC3的另一端，其阴极被连接到字线WLlb。二极管D4a、D4b按彼此相反方向被连接到电阻改变元件MC4的另一端。S卩，二极管IMa的阳极被连接到字线WLh，其阴极被连接到电阻改变元件MC4的另一端。二极管D4b 的阳极被连接到电阻改变元件MC4的另一端，其阴极被连接到字线WL2b。D.操作下面说明图9到15的电阻改变型存储器的写操作。此处假设电阻改变元件MCl到MC4存储二进制数据，并且低电阻状态用“0”表示而高电阻状态用“1”表示。然而，该定义只是举例。另外，电阻改变元件MCl被用作写入数据的被选择的单元。其他电阻改变元件MC2 到MC4被指定为不写入数据的未选择单元。第一示例当写“ 1 ”时，字线WLla被连接到电流源11，而位线BLl被接地。即，字线WLla被置为“H(高)，，而位线BLl被置为“L (低)”。例如以图9为例，将控制信号AXW<S>、SRCW置为“L”，将控制信号Ayp<t>、Ayn<t>、SNKn置为“H”，将P沟道MOS晶体管PI、P3和N沟道MOS晶体管N4、N6开启即可。此时，如图16中所示，写电流从电流源Il通过字线WLla和二极管Dla被供给到电阻改变元件MC1。另外，写电流通过位线BLl被地吸收(通路“1” (PASS “1”))。另外，当写“1”时，例如，使未选择的字线m^iKm^Eum^b浮置，并且未选择的位线BL2被置为“H”。以例如图9为例，当控制信号Axw<S+l>被置为“H”并且控制信号Axe<S>、 Axe<s+1>被置为“L”时，因为P沟道MOS晶体管P2和N沟道MOS晶体管N1、N2被关断，所以使字线m^lb、虬加、WL2b浮置。另外，当控制信号Ayp<t+1>、Ayn<t+1>、SRCn被置为“L”时，因为P沟道MOS晶体管P5、P6被开启并且N沟道MOS晶体管N5被关断，所以位线BL2被置为“H”。如图16所示，当写“1”时，产生了从字线WLla通过电阻改变元件MC3到位线BL2 并进而从位线BL2通过电阻改变元件MC4到字线WL2b的电流路径(潜行“1"B)；以及从字线WLla通过二极管D3b到字线WLlb的电流路径(潜行1 “A”)。然而，在字线WJb和位线BLl之间存在二极管Dlb，在字线W^b和位线BLl之间存在二极管D2b，其中二极管Dlb被按与电流路径(潜行“1”A)中的电流流向相反的方向连接，二极管D2b被按与电流路径(潜行“1"B)中的电流流向相反的方向连接。因此，由于这些电流路径不会到达位线BL1，所以防止了所谓的潜行电流。另外，当写“1”时，使字线ffLlb、ffI^a、ffL2b浮置，并且使位线BL2的电势等于字线 WLla 的电势(“H，，)。通过将位线BL2置为“H”，防止了由电流源Il产生的写电流作为潜行电流流到电阻改变元件MC3。另外，通过使字线WI^a浮置，从字线WI^a到位线BLl的电流路径被切断。 当使字线WLlb、ffL2b浮置时，使得字线WLlb、ffL2b的电势低于位线BL2的电势(“H”)。当写“0”时，位线BLl被连接到电流源12，字线WLlb被接地。S卩，位线BLl被置为 “H”，字线WLlb被置为“L”。以例如图9为例，将控制信号Ayp<t>、Ayn<t>、SRCn置为“L”，将控制信号Axe<S>、 SNKe置为“H”，并将P沟道MOS晶体管P4、P6和N沟道MOS晶体管Ni、N3开启即可。此时，如图17所示，写电流被从电流源12通过位线BLl供给到电阻改变元件MCl。 另外，写电流通过二极管Dlb和字线WLlb被地吸收(通路“0” (PASS “0”))。另外，当写“0”时，例如，使未选择的位线BL2被置为“L”，并且使未选择的字线 WLla、WL2a、WL2b 浮置。以例如图9为例，当控制信号Ayp<t+l>、Ayn<t+l>、SNKn被置为“H”时，因为N沟道MOS晶体管N5、N6被开启并且P沟道MOS晶体管P5被关断，所以位线BL2被置为“L”。另外，当控制信号AXW<S>、AXW<S+1>被置为“H”且控制信号Axe<S+l>被置为“L” 时，因为P沟道MOS晶体管P1、P2和N沟道MOS晶体管N2被关断，所以使字线mJaJI^a、浮置。此处，如图17所示，当写“0”时，产生了从位线BLl通过电阻改变元件MC2到字线 WL2b的电流路径(潜行“0”)。然而，因为在字线WL2b和位线BL2之间存在二极管D4b，该二极管D4b被按与电流路径(潜行“0”)中的电流流向相反的方向连接，所以电流路径不会到达位线BL2，因而防止了所谓的潜行电流。另外，当写“0”时，使字线ffLla、ffI^a、ffL2b浮置，并且使位线BL2的电势等于字线 WLlb 的电势(“L”)。通过将位线BL2置为“L”，从位线BL2到字线WLlb的电流路径被切断。另外，通过使字线WLla浮置，从字线WLla到字线WLlb的电流路径被切断；并且通过使字线WI^a浮置，从字线WI^a到位线BL2的电流路径被切断。当使字线WL2b浮置时，使得字线WL2b的电势低于位线BLl的电势(“H”)。第二示例当写“ 1 ”时，字线WLla被连接到电流源11，而位线BLl被接地。即，字线WLla被置为“H”，而位线BLl被置为“L”。以例如图12为例，将控制信号AxWa<s>、AXea<s>、SRCw置为“L”，将控制信号 Ayp<t>、Ayn<t>、SNKn置为“H”，并使P沟道MOS晶体管Pla、P3和N沟道MOS晶体管N4、N6 开启即可。此时，如图18中所示，写电流被从电流源Il通过字线WLla供给到电阻改变元件 MCl。写电流通过位线BLl被地吸收(通路“ 1”)。另外，当写“1”时，例如，将未选择的字线WLlb、WL2b和未选择的位线BL2置为 “H”，并将未选择的字线WI^a置为“L”。以例如图12 为例，当控制信号 Axwb<s>、Axwb<s+1>、Axeb<s>、Axeb<s+1> 被置为 “L”且控制信号AXWa<S+l>、Axea<S+l>、SNKe被置为“H”时，字线WJbJI^b被置为“H”且字线WI^a被置为“L”。另外，当控制信号Ayp<t+1>、Ayn<t+1>、SRCn被置为“L”时，位线 BL2被置为“H”。如图18所示，当写“1”时，产生了从字线WLla通过电阻改变元件MC3到位线BL2 并进而从位线BL2通过电阻改变元件MC4到字线WL2b的电流路径(潜行“1”B)，以及从字线WLla通过二极管D3b到字线WLlb的电流路径(潜行1 “A”)。然而，在字线WJb和位线BLl之间存在二极管Dlb，且在字线札沘和位线BLl之间存在二极管D2b，其中二极管Dlb被按与电流路径(潜行“1”A)中的电流流向相反的方向连接，二极管D2b被按与电流路径(潜行“1"B)中的电流流向相反的方向连接。因此，由于这些电流路径不会到达位线BL1，所以防止了所谓的潜行电流。另外，当写“1”时，使字线WLlb、ffL2b的电势和位线BL2的电势等于字线WLla的电势(“H”)。另外，使字线札加的电势等于位线BLl的电势(“L”)。通过将位线BL2置为“H”，防止了由电流源Il产生的写电流作为潜行电流流到电阻改变元件MC3。另外，通过将字线WI^a置为“L”，从字线WI^a到位线BLl的电流路径被切断。即使将字线札让、WL2b置为“H”，因为二极管Dlb、D2b存在于字线WJb、WL2b和位线BLl之间，使得从字线WLlb、ffL2b到位线BLl的电流路径被切断。当写“0”时，位线BLl被连接到电流源12，字线WLlb被接地。即，位线BLl被置为 “H”，字线WLlb被置为“L”。以例如图12为例，控制信号々^13<8>、47 <0、4711<0、51 01被置为“1/’，控制信号 Axeb<s>、SNKe被置为“H”，P沟道MOS晶体管P4、P6和N沟道MOS晶体管Ni、N3被开启。此时，如图19中所示，写电流被从电流源12通过位线BLl供给到电阻改变元件MCl0另外，写电流通过字线WLlb被地吸收(通路“0”)。另外，当写“0”时，例如，将未选择的位线BL2和未选择的字线WLla、WL2a置为 “L”，将未选择的字线WL2b置为“H”。以例如图 12 为例，当控制信号 Axwa<s>、Axwa<s+l>、Axea<s>、Axea<s+l>、SNKe 被置为“H”且控制信号Axwb<S+l>、Axeb<s+1>, SRCw被置为“L”时，字线WJa、WL2a被置为 “L”且字线WL2b被置为“H”。另外，当控制信号Ayp<t+l>、Ayn<t+l>、SNKn被置为“H”时， 位线BL2被置为“L”。如图19中所示，当写“0”时，产生了从位线BLl通过电阻改变元件MC2到字线WL2b 的电流路径(潜行“0”)。然而，因为在字线WL2b和位线BL2之间存在二极管D4b，该二极管D4b被按与电流路径(潜行“0”)中的电流流向相反的方向连接，所以电流路径不会到达位线BL2，因而防止了所谓的潜行电流。另外，当写“0”时，使得字线WLla、WL2a的电势和位线BL2的电势等于字线WLlb 的电势(“L”)，并使得字线WL2b的电势等于位线BLl的电势(“H”)。通过将位线BL2置为“L”，从位线BL2到字线WLlb的电流路径被切断。另外，通过将字线WLla置为“L”，从字线WLla到字线WLlb的电流路径被切断；并且通过将字线WI^a 置为“L”，从字线WI^a到位线BL2的电流路径被切断。即使字线WL2b被置为“H”，因为二极管D4b存在于字线WL2b和位线BL2之间，所以从字线WL2b到位线BL2的电流路径被切断。在第二示例中，字线WJa JLlb JUa JUb以及位线BL1、BL2的电势受二进制值 “H”和“L”的控制。在第一示例中，因为除了 “H”和“L”之外还需要“浮置”，所以与第一示例相比，第二示例的可控性得到了改善。E.器件结构下面说明器件结构的示例。第一示例图20表示了器件结构的第一示例。具有STI (浅沟槽隔离)结构的元件分离绝缘层22被形成于半导体衬底21中。由 η+扩散层23a、2!3b和ρ+扩散层Ma、24b组成的二极管Dla、Dlb被形成于被元件分离绝缘层22所包围的元件区中。作为二极管Dla的阳极的ρ+扩散层2 通过插栓(plug) 25连接到字线WLla，作为其阴极的η+扩散层23a通过插栓27连接到中间导电层四。作为二极管Dlb的阳极的ρ+扩散层24b通过插栓28连接到中间导电层29，作为其阴极的η+扩散层2 通过插栓沈连接到字线WLlb。中间导电层四通过插栓30连接到下电极31。电阻改变元件MCl被形成于下电极 31上。电阻改变元件MCl通过覆盖导电层(cap conductive layer) 32连接到位线BLl。上述元件被绝缘层33所覆盖。第二示例图21表示了器件结构的第二示例。
15
第二示例与第一示例相比其特征在于使用了 SOI (绝缘体上硅)衬底。第二示例的其它配置与第一示例相同。绝缘层34被形成于半导体衬底21上。具有STI结构的元件分离绝缘层22被形成于绝缘层34上。二极管Dla、Dlb被形成于被绝缘层22、34所包围的元件区(半导体层)中。二极管Dla由作为阴极的η+扩散层23a和作为阳极的ρ+扩散层2 组成，二极管Dlb由作为阴极的η+扩散层2 和作为阳极的ρ+扩散层24b组成。在该结构中，由于二极管Dla、Dlb被绝缘层22、34完全地包围，所以防止了二极管 Dla、Dlb中产生的漏电流。第三示例图22表示了器件结构的第三示例。第三示例的二极管Dla、Dlb具有与第一示例不同的结构。第三示例的其它配置与第一示例相同。N阱区3如、3恥被形成于被元件分离绝缘层22所包围的元件区中。由η+扩散层36a和ρ+扩散层37a组成的二极管Dla被形成于η阱区35a中。另外，由η+扩散层36b和ρ+扩散层37b组成的二极管Dlb被形成于η阱区35b中。作为二极管Dla的阳极的ρ+扩散层37a通过插栓25连接到字线WLla，作为其阴极的η+扩散层36a通过插栓27连接到中间导电层四。作为二极管Dlb的阳极的ρ+扩散层37b通过插栓28连接到中间导电层29，作为其阴极的η+扩散层36b通过插栓沈连接到字线WLlb。与第一示例相比，该结构的优点在于减少了关断态漏电流(off-leak)，尽管二极管Dla、Dlb的尺寸增加了。第四示例图23表示了器件结构的第四示例。第四示例的器件结构是通过将第二和第三示例的器件结构组合来构成的。二极管Dla、Dlb被形成于SOI衬底上。二极管Dla由η阱区35a中的η+扩散层36a和ρ+扩散层37a组成，二极管Dlb 由η阱区35b中的η+扩散层36b和ρ+扩散层37b组成。因为使用SOI衬底可以抑制杂质的扩散，所以能够减小二极管Dla、Dlb之间的距离同时足以确保元件独立功能。第五示例图M表示了器件结构的第五示例。第五示例涉及二极管。字线WfLla、WLlb被形成于半导体衬底21上。下电极38a被形成于字线WLla上，由ρ型半导体和η型半导体组成的二极管Dla 被形成于下电极38a上。上电极39a被形成于二极管Dla上。下电极38b被形成于字线WLlb上，由η型半导体和ρ型半导体组成的二极管Dlb 被形成于下电极3 上。上电极39b被形成于二极管Dlb上。二极管Dla、Dlb位于字线WLla、WLlb与位线BLl之间。
中间导电层40被形成于上电极39a、39b上以连接它们。中间导电层40通过插栓 30被连接到下电极31。电阻改变元件MCl被形成于下电极31上。电阻改变元件MCl通过覆盖导电层32连接到位线BLl。以上元件被绝缘层33所覆盖。所述二极管的优点在于，与例如第一到第四示例中所示的由半导体衬底中的扩散层所形成的二极管相比，其尺寸可被减小。F.结论如上所述，根据第一实施例，按彼此相反的方向布置的两个二极管被连接到一个电阻改变元件。当第一数据被写入到电阻改变元件时，使写电流按正向流到两个二极管中的一个，而当第二数据被写入时，使写电流按正向流到两个二极管中的另一个。利用这种配置，当写数据时，干扰和保持能力可被同时改善。(2)第二实施例第二实施例表示了第八基本结构的具体配置(图8)。A.电路配置图25表示了本发明的电阻改变型存储器的写电路。存储单元阵列11包括多个存储单元。为了简单起见，这里表示了四个存储单元 MC1、MC2、MC3、MC4。存储单元MC1、MC2、MC3、MC4为电阻改变元件。沿第一方向延伸的字线WL1、WL2被布置于存储单元阵列11上。字线WLl与存储单元MC1、MC3相对应地布置，并且，字线札2与存储单元MC2、MC4相对应地布置。字线WLl、ffL2的一端通过字线选择器12连接到字线驱动器13。字线选择器12包括栅极被输入控制信号Axw<S>、Axw<s+1>的P沟道MOS晶体管 PI、P2。字线驱动器13包括栅极被输入控制信号SRCw的P沟道MOS晶体管P3。电流源Il产生写电流。另外，字线WLl、ffL2的另一端通过字线选择器14连接到字线接收器15。字线选择器14包括栅极被输入控制信号Axe<S>、Axe<s+1>的N沟道MOS晶体管 NUN20字线接收器15包括栅极被输入控制信号SNKe的N沟道MOS晶体管N3。另外，沿与第一方向交叉的第二方向延伸的位线BL1、BL2被布置于存储单元阵列 11上。位线BLl与存储单元MC1、MC2相对应地布置，位线BL2与存储单元MC3、MC4相对应地布置。位线BL1、BL2的一端通过位线选择器16连接到位线驱动器/接收器17。位线 BLU BL2的另一端被置为例如开路状态。位线选择器16包括栅极被输入控制信号Ayp<t>、Ayp<t+1>的P沟道MOS晶体管 P4、P5，以及栅极被输入控制信号Ayn<t>、Ayn<t+l>的N沟道MOS晶体管N4、N5。字线驱动器/接收器17包括栅极被输入控制信号SRCn的P沟道MOS晶体管P6， 以及栅极被输入控制信号SNKn的N沟道晶体管N6。电流源12产生写电流。图10的写控制电路18产生控制信号SRCw、SRCn、SNKn、SNKe。另外，图11的译码器 19 产生控制信号 Axw<s>、<s+l> ；Ayp<t>、<t+l> ；Ayn<t>、<t+l> ；Axe<s>、<s+l>。
B.存储单元阵列图沈详细表示了存储单元阵列。电阻改变元件MCl、MC2的一端被连接到位线BLl，电阻改变元件MC3、MC4的一端被连接到位线BL2。齐纳二极管ZDl的阳极被连接到电阻改变元件MCl的另一端，其阴极被连接到字线WL1。齐纳二极管ZD2的阳极被连接到电阻改变元件MC2的另一端，其阴极被连接到字线 WL2。齐纳二极管ZD3的阳极被连接到电阻改变元件MC3的另一端，其阴极被连接到字线WL1。齐纳二极管ZD4的阳极被连接到电阻改变元件MC4的另一端，其阴极被连接到字线 WL2。注意，齐纳二极管ZDl到ZD4可以按相反方向连接，S卩，其阴极可以被连接到电阻改变元件。C.操作下面说明图25到沈的电阻改变型存储器的写操作。此处假设电阻改变元件MCl到MC4存储二进制数据，且低电阻状态用“0”表示而高电阻状态用“1”表示。然而，该定义只是举例。另外，电阻改变元件MCl被用作写入数据的被选择的单元。其他电阻改变元件MC2 到MC4被指定为不写入数据的未选择单元。当写“1”时，字线WLl被连接到电流源II，而位线BLl被接地。即，字线WLl被置为“H”而位线BLl被置为“L”。在此情况下，将控制信号Axw<s>、SRCw置为“L”，将控制信号Ayp<t>、Ayn<t>、SNKn 置为“H”，并将P沟道MOS晶体管PI、P3和N沟道MOS晶体管N4、N6开启即可。此时，如图27所示，写电流被从电流源11通过字线WLl供给到电阻改变元件MCl。 因为等于或大于其齐纳电压的电压被施加到齐纳二极管ZDl，所以由于齐纳效应，写电流按反方向流动。写电流通过位线BLl被地吸收(通路“1”)。另外，当写“1”时，例如，使未选择的字线WL2和未选择的位线BL2浮置。在此情况下，控制信号Axw<S+l>被置为“H”，控制信号Axe<S+l>被置为“L”，P沟道MOS晶体管P2和N沟道MOS晶体管N2被关断。另外，控制信号Ayp<t+1>被置为“H”，控制信号Ayn<t+1>被置为“L”，P沟道MOS晶体管P5被开启而N沟道MOS晶体管N5被关断。此处，如图27所示，当写“1”时，产生了从字线WLl到电阻改变元件MC3的电流路径(通路“潜行”)。因而，将写数据时的条件设置为使得施加到齐纳二极管ZDl到ZD4的电压满足下列关系。首先，设字线WLl与位线BLl之间的电势差为Vlw，而齐纳二极管ZDl到ZD4的正向电压为Vldf，其反向电压为Vldr。另外，为了简单起见，设施加到每个电阻改变元件MCl 到MC4的电压为Vmtj。在此情况下，在从字线WLl通过电阻改变元件MCl到位线BLl的电流路径中建立了下列等式Vlw = V Idr+Vmtj
因此，将Vlw、Vzv设置为使得它们满足下列等式以将等于或大于齐纳电压Vzv的电压施加到齐纳二极管ZDl即可Vldr = Vlw-Vmtj ≥ Vzv相反地，为了将从字线WLl顺次通过电阻改变元件MC3、位线BL2、电阻改变元件 MC4、字线WL2和电阻改变元件MC2到达位线BLl的电流路径(潜行路径)通路“潜行”被切断，将Vlw设置为使得小于其齐纳电压Vzv的电压被施加到齐纳二极管ZD2、ZD3即可。特别地，在潜行路径通路“潜行”中，建立下列等式Vlw = 3Vmtj+2Vldr+Vldf因此，将Vlw、Vzv设置为使得它们满足下列等式以将小于其齐纳电压Vzv的电压施加到齐纳二极管ZD2、ZD3即可Vldr = Vlw/2-3Vmtj/2-Vldf/2<Vzv 其结果，能够使写电流只流到电流路径通路“ 1”。当写“0”时，位线BLl被连接到电流源12，而字线WLl被接地。即，位线BLl被置为“H”，而字线WLl被置为“L”。在此情况下，将控制信号Ayp<t>、Ayn<t>、SRCn置为“L”，将控制信号Axe<S>、SNKe 置为“H”，并使P沟道MOS晶体管P4、P6和N沟道MOS晶体管Ni、N3开启即可。此时，如图28所示，写电流被从电流源12通过位线BLl供给到电阻改变元件MCl。 写电流正向流到齐纳二极管ZD1。另外，写电流通过字线WLl被地吸收(通路“0”)。另外，当写“0”时，例如，使未选择的位线BL2和未选择的字线WL2浮置。在此情况下，控制信号Ayp<t+1>被置为“H”，控制信号Ayn<t+1>被置为“L”，P沟道MOS晶体管P5和N沟道MOS晶体管N5被关断。另外，控制信号Axw<S+l>被置为“H”，控制信号Axe<S+l>被置为“L”，P沟道MOS晶体管P2和N沟道MOS晶体管N2被关断。此处，如图28所示，当写“0”时，产生了从位线BLl通过电阻改变元件MC2到字线 WL2的电流路径(通路“潜行”)。因而，将写数据时的条件设置为使得施加到齐纳二极管ZDl到ZD4的电压满足下列关系。首先，设字线WLl与位线BLl之间的电势差为Vlw，齐纳二极管ZDl到ZD4的正向电压为Vldf，且其反向电压为Vldr。另外，为了简单起见，设施加到每个电阻改变元件MCl 到MC4的电压为Vmtj。在此情况下，在从位线BLl通过电阻改变元件MCl到字线WLl的电流路径中建立下列等式Vlw = Vldf+Vmtj相反地，为了将从位线BLl顺次通过电阻改变元件MC2、字线WL2、电阻改变元件 MC4、位线BL2和电阻改变元件MC3到字线WLl的电流路径(潜行路径)通路“潜行”被切断，将Vlw设置为使得小于齐纳电压Vzv的电压被施加到齐纳二极管ZD4即可。具体地，在潜行路径通路“潜行”中，建立了下列等式Vlw = 3Vmtj+Vldr+2Vldf因此，为了将小于齐纳电压Vzv的电压施加到齐纳二极管ZD4，将Vlw、Vzv设置为使得它们满足下列等式即可。Vldr = Vlw-3Vmt j-2Vldf<Vzv
其结果，能够使写电流只流到电流路径通路“0”。注意，关于施加到电阻改变元件MCl到MC4的电压Vmtj，当写“0”时，设置这样的值通过该值，可将电阻改变元件MCl从高电阻状态改变到低电阻状态；而当写“1”时，设定这样的值通过该值，可将电阻改变元件MCl从低电阻状态改变到高电阻状态。齐纳电压Vzv的值可由组成齐纳二极管的ρ型半导体层和η型半导体层的杂质浓度所控制。顺带提一下，在本发明中，也能够通过同一原理来防止读操作中的潜行电流。在读操作中，使用比写电流小的读电流。在该操作中，重要的是当写“ 1，，和写“0”时，使未选择的字线WL2浮置。然而，如图四所示，当写“1”时未选择的位线BL2可被置为“H”。在此情况下，将控制信号Ayp<t+l>、Ayn<t+l>、SRCn置为“L”即可。当未选择的位线BL2被置为“H”时，因为没有电压被施加到齐纳二极管ZD3，所以从字线WLl到位线BL2的电流路径被切断。另外，如图30所示，当写“0”时未选择的位线BL2可被置为“L”。在此情况下，将控制信号 Ayp<t+1>、Ayn<t+1>、SNKn 置为 “H” 即可。在上述任一情况下，因为能够通过二进制值“H”和“L”进行写控制，所以可控性比通过三进制值“H”、“L”、以及“浮置”进行写控制的情况得到更好的改善。D.器件结构下面说明器件结构的示例。第一示例图31为表示器件结构的第一示例的视图。在半导体衬底21中，形成了具有STI结构的元件分离绝缘层22。由η+扩散层23 和P+扩散层M组成的齐纳二极管ZDl被形成于被元件分离绝缘层22所包围的元件区中。作为齐纳二极管ZDl的阳极的ρ+扩散层M通过插栓观连接到下电极31，作为其阴极的η+扩散层23通过插栓沈连接到字线WLl。电阻改变元件MCl被形成于下电极上。电阻改变元件MCl通过覆盖导电层32连接到位线BLl。上述元件被绝缘层33所覆盖。第二示例图32表示了器件结构的第二示例。第二示例涉及二极管。字线WLl被形成于半导体衬底21上。下电极38被形成于字线WLl上，由η型半导体和P型半导体组成的齐纳二极管 ZDl被形成于下电极38上。上电极39被形成于齐纳二极管ZDl上。齐纳二极管ZDl位于字线与位线BLl之间。下电极31被形成于上电极39上。电阻改变元件MCl被形成于下电极31上。电阻改变元件MCl通过覆盖导电层32连接到位线BLl。上述元件被绝缘层33所覆盖。所述二极管的优点在于，与例如第一示例中所示的由半导体衬底中的扩散层所形成的二极管相比，其尺寸可被减小。
其它本发明的齐纳二极管可被形成于具有第一实施例之器件结构的第二示例中所示的SOI衬底上，或者可被形成于具有第一实施例之器件结构的第三示例中所示的阱区中。E.结论根据上述第二实施例，可以通过使齐纳二极管双向通电来向齐纳二极管写数据， 并且能够利用齐纳二极管的齐纳效应防止潜行电流。利用这种配置，当写数据时，干扰和保持能力可被同时改善。(3)其它第一和第二实施例中所用的二极管或齐纳二极管可以是肖特基二极管。4.本发明的应用实例本发明可被应用于电阻改变型存储器，诸如MRAM和ReRAM。电阻改变型存储器的存储单元的特征在于，它根据在其中所流过的电流的方向或在其上所施加电压的方向，表现出不同的电阻值，并且利用不同的电阻值来存储数据。图33表示了 MRAM的存储单元的基本结构。MRAM的存储单元(磁阻元件)包括钉扎层41、自由层42、和插在它们之间的隧道势垒层43。存储单元为，例如，MTJ (磁隧道结)元件。钉扎层41和自由层42由铁磁体组成。钉扎层41和自由层42的磁化方向可以为关于膜表面成水平的方向，如图的(a)部分中所示，或者为关于薄膜表面成垂直的方向，如图的(b)部分中所示。钉扎层41和自由层42可以沿垂直方向反向配置。在MRAM中，例如，可以采用自旋注入写入系统作为写系统。在此情况下，写电流的方向要根据写数据来调整。例如，为了按相同方向将钉扎层41和自由层42(平行状态低电阻值)磁化，将电子从钉扎层41侧流到自由层42侧即可。在此情况下，因为按与钉扎层41的磁化方向相同的方向自旋极化了的电子对自由层42中的电子施加自旋矩，所以钉扎层41和自由层42之间的关系被设置为平行状态。另外，为了按彼此相反方向将钉扎层41和自由层42 (反平行状态高电阻值)磁化，将电子从自由层42侧流到钉扎层41侧即可。在此情况下，因为按与钉扎层41的磁化方向相反的方向自旋极化了的电子被钉扎层41所反射，并对自由层42中的电子施加自旋矩，所以钉扎层41和自由层42之间的关系被设置为反平行状态。当图33的存储单元被应用于图20到24、31和32中的器件时，钉扎层41位于下侧(半导体衬底侧)而自由层42位于上侧的存储单元为底部钉扎型(bottom pin type)。 在此情况下，电子从字线流到位线以将钉扎层41和自由层42磁化成平行状态，而电子从位线流到字线以将钉扎层41和自由层42磁化成反平行状态。相反，自由层42位于下侧而钉扎层41位于上侧的存储单元为顶部钉扎型(top pin type)。在此情况下，电子从位线流到字线以将钉扎层41和自由层42磁化成平行状态， 而电子从字线流到位线以将钉扎层41和自由层42磁化成反平行状态。图34表示了 ReRAM的存储单元的基本结构。
ReRAM的存储单元包括下电极61、上电极63、和插在它们之间的电阻改变膜62。下列材料可被用作电阻改变膜62。所述材料例如是非晶氧化物(选自例如Ti、V、 Fe、Co、Y、Zr、Nb、Mo、Hf、Ta、W、Ge、Si的一种或多种元素的氧化物)。电阻改变膜62被夹在Ag或Cu制的电极与TiW、Ti、W等制的电极之间，电流方向通过施加具有不同极性的电压而被改变。其结果，可通过将作为电极材料的Ag或Cu离子化，在薄膜中扩散它们，并将它们返回电极，来改变电阻改变膜62的电阻值。更具体地说，当施加电压使得Ag或Cu制的电极侧被置为正电势时，Ag或Cu从电极被离子化并在电阻改变膜62中扩散，与对置侧电极上的电子耦合，并沉淀。利用该操作， 因为含有大量Ag或Cu的电流路径被形成于电阻改变膜62中，所以电阻改变膜62的电阻值减小。相反地，当施加电压使得Ag或Cu制的电极侧被置为负电势时，因为构成在电阻改变膜62中形成的电流路径的Ag或Cu在电阻改变膜62中反向迁移，返回到Ag或Cu制的电极，所以电阻改变膜62的电阻值增大。另外，除了上述示例之外，还可以采用使用下列材料的配置。更具体地，包括第VI 族过渡金属元素中的至少一种元素的金属氧化物(不包括WO3)可被用作电阻改变膜62的材料。具体地，使用Cr203、CrO2^MoO2, Mo2O5, WO2, Cr2O3 与 CiO2 的混晶、MoA 与 Mo2O5 的混晶，WO2与WO3的混晶等。另外，包括第VI族过渡金属元素中的至少一种元素以及第I族、第II族、第VII 族和第VIII族过渡金属元素中的至少一种元素的金属氧化物可被用作电阻改变膜62的材料。具体地，使用NiCr204、MnCr2O4, FeCr2O4, CoCr2O4, CuCr2O4, ZnCr2O4 等。注意，优选地，这些金属氧化物不是非晶的，而是多晶或微晶的。可通过对这些材料施加具有不同极性的电压改变电流方向来增大或减小电阻改变膜62的电阻值。ReRAM可以采用通过电流来改变电阻值的写方法，或者通过电压来改变电阻值的
写方法。注意，以上只表示了电阻改变型存储器诸如MRAM和ReRAM的存储单元的基本结构，并且所述基本结构可以有各种修改。5.结论根据本发明，可以实现同时改善干扰和保持能力的写技术。当通过使存储单元小型化而将元件尺寸制成数十纳米时，因为所选择的晶体管的栅宽度相应于元件尺寸也被减小了，所以会引起能够流动的驱动电流的减小。与MOS晶体管相比，二极管的流过电流的沟道具有更大的有效横截面积。因此，通过用二极管替代所选择的晶体管，可以增大能够流到电阻改变元件的电流。总之，因为数据保持期间和写入所需的电流之间存在相关性，所以具有良好数据保持期间的元件，其写数据所需的电流也增加了。因此，可以通过增加能够流到电阻改变元件的电流来增大数据保持期间。另外，因为可以增加读电流和写电流之间的比率，所以可以防止读数据时的错误写(读干扰)。
22
另外，可以避免由潜行电流引起的读灵敏度退化的问题，以及操作速度降低的问题。通过将位线和字线之间的电势差设成充分大于写入所需的阈值，可以实现约IOns或更小的高速写入。本领域技术人员将易于理解其它优点和修改。因而，本发明在广义上并不限于在此所示出和说明的示例性实施例。因此，可以在不超出由所附权利要求及其等价物所定义的发明的总体概念的精神或范围的情况下作出各种修改。
权利要求
1.一种电阻改变型存储器，包含沿着第一方向延伸的第一驱动线；沿着与第一方向交叉的第二方向延伸的第二驱动线；串联连接在第一和第二驱动线之间的电阻改变元件和齐纳二极管；驱动器/接收器，将写电流供给到所述电阻改变元件；以及写控制电路，其被配置为使得当第一数据被写入到所述电阻改变元件时，使写电流按从第一驱动线到第二驱动线的方向流动，而当第二数据被写入到所述电阻改变元件时，使写电流按从第二驱动线到第一驱动线的方向流动。
2.根据权利要求1所述的存储器，进一步包括沿着第一方向延伸的导线，其中，所述第一驱动线和导线作为字线，以及当第一和第二数据被写入到所述电阻改变元件时，所述写控制电路使除了所述第一驱动线之外的字线浮置。
3.根据权利要求1所述的存储器，进一步包括沿着第二方向延伸的导线，其中，所述第二驱动线和导线作为位线，以及当第一和第二数据被写入到所述电阻改变元件时，所述写控制电路使除了所述第二驱动线之外的位线浮置。
4.根据权利要求1所述的存储器，进一步包括沿着第二方向延伸的导线，其中，所述第二驱动线和导线作为位线，以及当第一和第二数据被写入到所述电阻改变元件时，所述写控制电路使除了所述第二驱动线之外的位线的电势等于第一驱动线的电势。
5.根据权利要求1所述的存储器，其中，当第一数据被写入到所述电阻改变元件时，使得所述写电流按所述齐纳二极管的反向流动，以及所述写电流具有使得施加到所述齐纳二极管的电压等于或大于所述齐纳二极管的齐纳电压的值。
6.根据权利要求1所述的存储器，其中，当第一数据不被写入到所述电阻改变元件时，使得施加到所述齐纳二极管的电压小于所述齐纳二极管的齐纳电压。
7.根据权利要求1所述的存储器，其中，当第二数据被写入到所述电阻改变元件时，使得所述写电流按所述齐纳二极管的正向流动。
8.根据权利要求1所述的存储器，其中，当存储在所述电阻改变元件中的数据被读取时，使得读电流按所述齐纳二极管的正向流动，以及所述读电流小于所述写电流。
9.根据权利要求1所述的存储器，其中，所述齐纳二极管设置在绝缘层上的半导体层中。
10.根据权利要求1所述的存储器，其中，所述齐纳二极管设置在半导体衬底中。
11.根据权利要求1所述的存储器，其中，所述电阻改变元件设置在所述齐纳二极管之上。
12.根据权利要求1所述的存储器， 其中，所述齐纳二极管为肖特基二极管。
13.根据权利要求1所述的存储器，其中，所述电阻改变元件包含从1^工6、(0、￥、21~、他^0、!^、1^、1、66、5土中选择的一种或多种元素的氧化物。
14.根据权利要求13所述的存储器，其中，所述电阻改变元件被夹在包含Ag和Cu之一的电极与包含TiW、Ti、和W之一的另一个电极之间。
15.根据权利要求1所述的存储器，其中，所述电阻改变元件包含Cr2O3、CrO2、MoO2、Mo2O5、WO2、Cr2O3与CiO2的混晶、MoA与 Mo2O5的混晶、以及W)2与WO3的混晶中的一种。
16.根据权利要求1所述的存储器，其中，所述电阻改变元件包含 NiCr204、MnCr2O4, FeCr2O4^ CoCr2O4, CuCr2O4,以及 SiCr2O4 中的一种。
17.根据权利要求1所述的存储器， 其中，所述电阻改变元件为磁阻元件。
全文摘要
一种电阻改变型存储器，包含第一、第二和第三驱动线(L1、L2、L3)；电阻改变元件(MC)，其一端与第三驱动线(L3)相连接；第一二极管(D1)，具有与第一驱动线(L1)相连接的阳极和与第一电阻改变元件(MC)的另一端相连接的阴极；第二二极管(D2)，具有与第一电阻改变元件(MC)的另一端相连接的阳极和与第二驱动线(L2)相连接的阴极；以及驱动器/接收器(DS)，将写电流供给到电阻改变元件(MC)。写控制电路(CNT)被设置为使得当第一数据被写入时，使写电流按从第一驱动线(L1)到第三驱动线(L3)的方向流动，而当第二数据被写入时，使写电流按从第三驱动线(L3)到第二驱动线(L2)的方向流动。
文档编号G11C11/00GK102157190SQ201110085708
公开日2011年8月17日 申请日期2009年1月9日 优先权日2008年1月11日
发明者下村尚治, 浅尾吉昭 申请人:株式会社东芝