专利名称：一种sram位线漏电流补偿电路的制作方法
技术领域：
本发明涉及一种SRAM位线漏电流补偿电路，属于集成电路设计技术领域。
背景技术：
在如今的SRAM (静态随机存储器)应用中，越来越多的问题会随着技术的不断进步而不断凸显出来。其中一个重要的问题就是SRAM中的漏电流会随着器件阈值电压的不断减小而呈指数级不断增大。虽然漏电流在SRAM电路中的存在不可避免，但是过大的漏电流对SRAM的影响却是不能被忽略的，当SRAM电路中存在较大的位线漏电流时，会造成两根位线间的电压差的减小从而会导致后续电路无法正确识别信号，特别是过大的位线漏电流会对SRAM的正常读操作产生不可忽视的影响，因为它的存在会严重干扰后续电路SA对信号的正确识别。因此，当SRAM的位线上存在较大位线漏电流时，就必须采取措施以消除位线漏电流对SRAM电路的不利影响，从而增强电路的稳定性。对于位线上存在较大漏电流的问题,K. Agawa, H. Hara, T. Takayanagi, and T. Kuroda 在 2001 的一篇名为《A Bitline Leakage Compensation Scheme for Low-Voltage SRAMs))的JSSC的文章中阐明了其所提出的位线漏电流补偿电路，虽然该种结构的补偿电路在理论上可以实现位线漏电流的补偿目的，消除电路中存在较大漏电流时对SRAM电路造成的不利影响，但是由于其采用的是预先检测漏电流然后全部补偿的漏电流补偿方式， 故而在实际的电路实现中可能会存在SRAM性能出现下降的问题。
发明内容
本发明的目的是通过增加辅助电路对存在较大位线漏电流的SRAM电路进行补偿，从而消除电路中较大位线漏电流对电路所产生的不利影响。为实现上述目的，本发明所采用的技术方案如下
一种SRAM位线漏电流补偿电路，其特征是，该电路作为SRAM电路的辅助电路，设有两个完全相同的补偿电路共同实现对SRAM电路(主电路)的辅助补偿。每个补偿电路包括五个PMOS管Pf P5和六个NMOS管Nf N6 ;PM0S管Ρ1 Ρ5的源端均分别与各自的体端连接并连接电源电压VDD，NM0S管N1 N6的体端均连接电源地VSS，NM0S管NI的源端、NMOS管N2的源端、NMOS管N6的源端均分别与各自的体端连接，PMOS管Pl的漏端连接NMOS管NI的漏端，PMOS管Pl的栅端与PMOS管P2的栅端及漏端、PMOS管P3的漏端以及NMOS管N3的漏端连接在一起，PMOS管P3的栅端与PMOS管P4的栅端及漏端、PMOS管P5的栅端以及NMOS 管N4的漏端连接在一起，PMOS管P5的漏端与NMOS管NI的栅端、匪OS管N2的栅端及漏端以及NMOS管N5的漏端连接在一起，NMOS管N5的源端与NMOS管N6的漏端、NMOS管N3的源端以及NMOS管N4的源端连接在一起，NMOS管N6的栅端与外接控制信号连接；一个补偿电路中的NMOS管N4的栅端及NMOS管NI的漏端分别与另一个补偿电路中的NMOS管NI的漏端及NMOS管N4的栅端连接后，分别与SRAM电路的两根位线连接。本发明的优点及显着效果本发明电路作为SRAM电路的辅助电路，采用的位线漏电流补偿电路完全放弃了现有技术的那种补偿机制，通过在正常工作状态下检测SRAM电路中两根位线上的电位变化率的变化情况，能够自动让SRAM电路中放电较慢的一端位线信号放电更慢，让SRAM电路中放电较快的一端位线信号放电更快，从而消除SRAM位线上较大漏电流对主电路的不利影响，为后续电路信号的正确识别提供帮助。
图I是本发明的补偿电路原理图(两个相同电路中的一个)；
图2是用于模拟SRAM中存在较大位线漏电流的电路模型；
图3是用于分析本发明的简化电路模型；
图4是将本发明电路放入图2的电路模型后的总电路原理图5是未加位线漏电流补偿电路的信号仿真波形图6是放入位线漏电流补偿电路的信号仿真波形图。
具体实施例方式本发明SRAM位线漏电流补偿电路作为SRAM电路的辅助电路，设有两个完全相同的补偿电路共同实现对SRAM电路(主电路)的辅助补偿。每个补偿电路(图I)包括五个 PMOS管Pf P5和六个NMOS管Nf N6 ；PM0S管Pf P5的源端均分别与各自的体端连接并连接电源电压VDD，NM0S管N1 N6的体端均连接电源地VSS，NM0S管NI的源端、NMOS管N2的源端、NMOS管N6的源端均分别与各自的体端连接，PMOS管Pl的漏端连接NMOS管NI的漏端，PMOS管Pl的栅端与PMOS管P2的栅端及漏端、PMOS管P3的漏端以及NMOS管N3的漏端连接在一起，PMOS管P3的栅端与PMOS管P4的栅端及漏端、PMOS管P5的栅端以及NMOS 管N4的漏端连接在一起，PMOS管P5的漏端与NMOS管NI的栅端、NMOS管N2的栅端及漏端以及NMOS管N5的漏端连接在一起，NMOS管N5的源端与NMOS管N6的漏端、NMOS管N3的源端以及NMOS管N4的源端连接在一起，NMOS管N6的栅端与外接控制信号CON连接，NMOS 管N4的栅端A及NMOS管NI的漏端B为电路的输入/输出端。参看图2，本发明的电路模型中，有两根信号线X和Y，分别代表SRAM的两根位线， 电容Cl和C2分别用于模拟X和Y上的负载电容，且均设定为500pF。电路模型中用一个 ff=600nm, L=60nm的NMOS管NI来模拟SRAM电路的工作电流，用一个W=120nm，L=60nm的 NMOS管N2来模拟SRAM电路中的位线漏电流，可以看出，在电路开始工作时，其工作电流是位线漏电流的5倍。另外CON是电路的控制信号，用于控制电路所处的状态，当CON= “O” 时，PMOS管Pf P3均导通使得两根信号线的电位均处于电源电压VDD，此时NMOS管NI和N2 也处于截止状态，于是电路处于预充状态，也就是初始化状态；而当CON= “I”时，电路进入工作状态，此时NMOS管NI和N2导通，PMOS管Pf P3截止，工作电流和位线漏电流分别对信号线X和Y进行放电。图中的SA为灵敏放大器，用于检测并放大两根信号线之间的电位差。该电路的电源电压VDD设定为I. 2V。如图4，将两个图I电路共同接入SRAM主电路后，构成SRAM主电路的辅助电路， 完成对SRAM主电路的补偿。一个电路的NMOS管N4的栅端A (Y端)与另一个电路的NMOS 管NI的漏端B (Y端)共同连接SRAM主电路的一根位线Y (BLB), 一个电路的NMOS管NI 的漏端B (X端)则与另一个电路的NMOS管N4的栅端A (X端)共同连接SRAM主电路的另一根位线X (BL)0本发明的工作原理如下
如图I所示，所提出的SRAM位线漏电流补偿电路采用了二极管连接的晶体管P2和N2 管并且还采用了电流镜技术，即PMOS管Pl与PMOS管P2，NMOS管NI与NMOS管N2分别构成电流镜。于是，为了方便分析，该位线漏电流补偿电路可以进一步地简化为如图3所示的电路模型。图中的参数α和β表示电流镜的电流放大比例且分别等于图I中的PMOS管 Pl与Ρ2的宽长之比和NMOS管NI与Ν2的宽长之比。因此，如果PMOS管Pl与Ρ2、NMOS 管NI与Ν2分别匹配，即它们的宽长比相同，那么参数α和β的值就为I。而图中的函数 ε (x)表示当X >0时，函数值为1，当x< O时，函数值为O。该电路模型是基于二极管的单向导通的特性和电流镜的原理而简化的。也就是说，当图中的电流i2大于I1时，二极管 Dl导通，同时会有流经Dl的电流的镜像充电电流对输入输出端B进行充电，反之二极管Dl 就会截止，同时镜像充电电流也近似为O ;同样地，当图中的电流i3大于i4时，二极管D2会导通，同时会有流经D2的电流的镜像放电电流对输入输出端B进行放电，反之二极管D2就会截止，同时镜像放电电流也近似为O。本发明电路与图2的电路模型的连接关系如图4所示，图2的电路模型用于代表 SRAM的主电路部分。CON信号为外部的输入控制信号，当CON= “O”时，SRAM主电路与所提出的位线漏电流补偿电路均处于初始化状态，此时无论是主电路中的X和Y信号线还是所提出的位线漏电流补偿电路中的A和B信号线电位均为电源电压VDD ;而当CON变为“ I ” 后，电路则开始工作。同样地，工作电流与漏电流之比仍然设定为5，这也同样是两根信号线的SR之比。而对于所提出的位线漏电流补偿电路来说，当电路开始工作时，如果A的SR大于B 的SR，那么A端电位将会比B端电位从初始状态VDD下降更多，于是流经NMOS管N3和N5 的电流将会大于流经PMOS管P3和P5的电流。这也就是说，i2 > I1, i4 > i3成立。这将导致二极管Dl开启而D2截止，如图3所示。这样，B端就会被从电流镜镜像来的电流充电， 大小为α · (i2_ii)，而镜像充电电流α ·(“_、)的存在又会使得B端的电位下降得更加缓慢并反过来使得电流“和i4变得更大。于是，所提出的位线漏电流补偿电路可以自动为主电路提供正反馈回路使得主电路中放电较慢的一端信号放电更慢。相反地，如果在初始状态下，当电路开始工作时，A端信号的SR小于B端信号的 SR，那么B端电位将会比A端电位从初始状态VDD下降更多，于是会有I1 > i2, i3 > i4成立。这将导致二极管D2开启而Dl截止，如图3所示。这样，B端就会被从电流镜镜像来的电流放电，大小为β *(i3_i4)。而镜像放电电流β · (i3_i4)的存在又会使得B端的电位下降得更快并反过来使得电流“和i4变得更小。于是，该补偿电路同样可以自动为主电路提供正反馈回路使得主电路中放电较快的一端信号放电更快。这样，当对SRAM主电路采用该补偿电路后，此位线漏电流补偿电路会根据主电路中两根信号线上的电位变化率的变化情况，自动让主电路中放电较慢的一端信号放电更慢，让主电路中放电较快的一端信号放电更快，从而消除位线上较大漏电流对SRAM电路的不利影响，为后续电路信号的正确识别提供帮助。图5所示为未加位线漏电流补偿电路的SRAM主电路的信号波形图，图6所示为加入位线漏电流补偿电路后的SRAM主电路信号波形图。从图5中可以看出SRAM中较大位线漏电流对电路的影响，位线上较大的漏电流会导致位线的电位差在固定时间内建立的不足从而干扰后续电路的信号正确识别，从而对SRAM电路的稳定性构成威胁。而图6所示则表明采用该位线漏电流补偿电路后在固定时间内可以建立足够的位线电位差以保证后续电路的正确识别。正因为如此，才需要在SRAM位线上存在较大位线漏电流时需要对漏电流进行补偿从而消除位线漏电流对SRAM的不利影响。
权利要求
1. 一种SRAM位线漏电流补偿电路，其特征是，该电路作为SRAM电路的辅助电路，设有两个完全相同的补偿电路，每个补偿电路包括五个PMOS管Pf P5和六个NMOS管Nf N6 ； PMOS管Pf P5的源端均分别与各自的体端连接并连接电源电压VDD，NM0S管Nf N6的体端均连接电源地VSS，NMOS管NI的源端、NMOS管N2的源端、NMOS管N6的源端均分别与各自的体端连接，PMOS管Pl的漏端连接NMOS管NI的漏端，PMOS管Pl的栅端与PMOS管P2 的栅端及漏端、PMOS管P3的漏端以及NMOS管N3的漏端连接在一起，PMOS管P3的栅端与 PMOS管P4的栅端及漏端、PMOS管P5的栅端以及NMOS管N4的漏端连接在一起，PMOS管P5 的漏端与NMOS管NI的栅端、NMOS管N2的栅端及漏端以及NMOS管N5的漏端连接在一起， NMOS管N5的源端与NMOS管N6的漏端、NMOS管N3的源端以及NMOS管N4的源端连接在一起，NMOS管N6的栅端与外接控制信号连接；一个补偿电路中的NMOS管N4的栅端及NMOS 管NI的漏端分别与另一个补偿电路中的NMOS管NI的漏端及NMOS管N4的栅端连接后，分别与SRAM电路的两根位线连接。
全文摘要
一种SRAM位线漏电流补偿电路，作为SRAM电路的辅助电路，包括两个完全相同的补偿电路共同实现对SRAM主电路的辅助补偿。每个补偿电路设有两个输入∕输出端，一个控制信号CON，用于控制位线漏电流补偿电路的工作模式，每个电流补偿电路包括5个PMOS管和6个NMOS管，补偿电路在正常工作状态下通过检测主电路中两根位线上的电位变化率的变化情况，自动让主电路中放电较慢的一端位线信号放电更慢，让主电路中放电较快的一端位线信号放电更快，从而消除SRAM位线上较大漏电流对主电路的影响，为后续电路信号的正确识别提供帮助。
文档编号G11C11/413GK102592661SQ201210052508
公开日2012年7月18日 申请日期2012年3月2日 优先权日2012年3月2日
发明者吴秀龙, 孟坚, 徐超, 李正平, 李瑞兴, 柏娜, 谭守标, 陈军宁, 高珊 申请人:安徽大学