专利名称：存储器电路及其控制方法
技术领域：
本发明关于一种存储器电路(memory circuit),特别关于一种存储器电路的芯片端接操作。
背景技术：
在一在线传输的传播中，当电子信号到达传输线的末端，电子信号会被反射回来。该信号反射会产生噪声因此降低了信号完整性。在低频的应用中，该传输线和介于线间的互连可以被认为是一集总电路，所以此信号反射可以被忽略。然 而，在高频的应用中，当信号完整性变为极重要时，该信号反射问题将会变得很严重。据此，一传输线的阻抗匹配或一电子信号的端接可以被用来减少该信号反射。有许多种信号端接技术可以被使用。在这些信号端接技术中，该芯片端接(ODT)技术常被使用于存储器电路中。芯片端接允许该传输线的阻抗匹配的端接电阻，宁可放置于芯片电路之内，也不愿放置于一印刷电路板上。因此，芯片端接技术表现出许多优点，例如，由于避免使用外部电阻，可减少电路板空间的使用，且通过端接电阻接近于该存储装置的输入端，可改善信号的完整性。芯片端接的操作通过一内存电路所提供的芯片端接信号所控制。图I显示一传统存储器电路的功能方块图。如图I所示，该存储器电路100包含一延迟锁相回路(DLL)模块101，一时脉驱动器(clock driver) 102，一芯片端接计数器103和多个输入/输出(I/O)缓冲区104。该延迟锁相回路模块101经配置以根据由一时脉输入缓冲区150所接收的一外部时脉信号以提供一根时脉信号。该时脉驱动器102经配置以根据该根时脉信号经由一时脉树120到该多个输入/输出缓冲区104以提供一系统时脉信号。该芯片端接计数器103经配置以根据由一芯片端接输入缓冲区160接收的一外部芯片端接信号，且该根时脉信号经由一芯片端接树130接到该多个输入/输出缓冲区104以提供一系统芯片端接信号。图2为图I的存储器电路的芯片端接操作的一时序图存储器电路芯片。如图2所不，一外部时脉信号和一外部芯片端接信号提供给该存储器电路100。根据该外部时脉信号产生该根时脉信号。根据该根时脉信号和该外部芯片端接信号产生该系统时脉信号。在该时脉树120的末端，各输入/输出缓冲区接收到该系统时脉信号和该系统芯片端接信号，其中该系统时脉信号通过允许该系统芯片端接信号通过与否来控制该时脉。换言之，该最终芯片端接时脉信息由每组多个输入/输出缓冲区104所产生。如图2所示，在该时脉树120上的该系统时脉信号在该芯片端接操作过程中连续的切换，因此该存储器电路100消耗很多功率，这不是该存储器电路应用所乐见的。
发明内容
本发明提供一种存储器电路及其控制方法，其中在该芯片端接操作期间，为了减少该存储器电路的功率消耗，本发明提供的存储器电路及其控制方法的实施例，可以停止该系统时脉信号的切换。当该系统时脉信号没有切换时，在该芯片端接操作中该存储器电路的功率消耗可以被显著的降低。本发明的存储器电路的一实施例包含一时脉驱动器和一芯片端接定时器。该时脉驱动器经配置以当该存储器电路在该读取模式时，基于一根时脉信号以提供一系统时脉信号，且经配置以当该存储器电路不在该读取模式时以停止提供该系统时脉信号。该芯片端接定时器经配置以当该存储器电路不在该读取模式时提供一系统芯片端接信号，其中该系统芯片端接信号的该转换边缘对齐于该根时脉信号的该转换边缘。本发明的存储器电路的另一实施例包含一延迟锁相回路模块、一时脉驱动器、一芯片端接计数器和一芯片端接定时器。该延迟锁相回路经配置以根据一外部时脉信号以提供一根时脉信号。该时脉驱动器经配置以当该存储器电路在一读取模式时，根据该根时脉信号以提供一系统时脉信号，且经配置以当该存储器电路不在该读取模式时以停止提供该系统时脉信号。该芯片端接计数器经配置以当该存储器电路不在该读取模式，根据一外部芯片端接信号和该根时脉信号以提供一根芯片端接信号。该芯片端接定时器经配置以当该
存储器电路不在该读取模式，基于该根芯片端接信号以提供一系统芯片端接信号。本发明的存储器电路的另一实施例包含一时脉树和一芯片端接树。该时脉树经配置以承载一系统时脉到多个输入/输出缓冲区，其中当该存储器电路在该读取模式时切换该系统时脉信号，且当该存储器电路不在该读取模式时停止切换该系统时脉信号。该芯片端接树经配置以承载一系统芯片端接信号到该多个输入/输出缓冲区，其中当该存储器电路不在该读取模式时切换该系统芯片端接信号。上文已相当广泛地概述本发明的技术特征，俾使下文的本发明详细描述得以获得较佳了解。构成本发明的保护范围的的其它技术特征将描述于下文。本发明所属技术领域技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或方法而实现与本发明相同的目的。本发明所属技术领域技术人员也应了解，这类等效建构无法脱离后附的权利要求所界定的本发明的精神和范围。
通过参照前述说明及下列图式，本发明的技术特征及优点得以获得完全了解。图I显示一传统存储器电路的功能方块图；图2为图I的存储器电路的芯片端接操作的一时序图；图3为本发明一实施例的一存储器电路的一功能方块图；图4为图3的存储器电路在芯片端接操作期间的信号波形的一时序图；图5为本发明一实施例的一输入/输出缓冲区的一功能方块图；以及图6为本发明一实施例的存储器电路控制方法的一流程图。其中，附图标记说明如下100存储器电路101延迟锁相回路模块102时脉驱动器103芯片端接计数器104输入/输出缓冲区150时脉输入缓冲区
160芯片端接输入缓冲区300存储器电路301延迟锁相回路模块302时脉驱动器303芯片端接计数器304芯片端接定时器305输入/输出缓冲区350时脉输入缓冲区
360芯片端接输入缓冲区501第一锁存器502第二锁存器601 604 步骤
具体实施例方式图3为本发明一实施例的一存储器电路的一功能方块图存储器电路。如图3所示，该存储器电路300包含一延迟锁相回路301、一时脉驱动器302、一芯片端接计数器303、一芯片端接定时器304和多个输入/输出缓冲区305。该延迟锁相回路301经配置以根据经由一时脉输入缓冲区350接收一外部时脉信号，以提供一根时脉信号。该时脉驱动器302经配置以当该存储器电路300是在一读取模式，该根时脉信号经由一时脉树320到该多个输入/输出缓冲区305以提供一系统时脉信号，且经配置以当该存储器电路300不在该读取模式中以停止提供该系统时脉信号。该芯片端接计数器303经配置以当该存储器电路300不是在该读取模式，根据经由一芯片端接输入缓冲区360和该根时脉信号接收一外部芯片端接信号以提供一根芯片端接信号。该芯片端接定时器304经配置以当该存储器电路300不在该读取模式中，根据该根芯片端接信号和该系统时脉信号经由一芯片端接树330到多个输入/输出缓冲区305以提供一系统芯片端接信号。图4为图3的存储器电路在芯片端接操作期间的信号波形的一时序图，例示在该存储器电路300在芯片端接操作期间的信号波形。如图4所示，一外部时脉信号和一外部芯片端接信号提供于该存储器电路300。根据该外部时脉信号产生该根时脉信号。根据该根时脉信号产生该系统时脉信号。根据该根时脉信号和该外部芯片端接信号产生该根芯片端接信号。根据该根时脉信号和该根芯片端接信号产生该系统芯片端接信号。不同于图I所示的存储器电路100，该最终芯片端接时间信息显示于图4中的该信号波形，通过该芯片端接定时器所产生的该系统芯片端接信号所承载。该系统芯片端接信号传播经由该芯片端接树330到该多个输入/输出缓冲区305而非控制该系统时脉信号。据此，如图4所示，当该存储器电路300不在该读取模式时，在时脉树320上的系统时脉信号切换会停止。因此，当在该备用模式或该写入模式中，该时脉树320会被关闭，因为该系统芯片端接信号仅在该外部芯片端接信号的边缘切换，传播在该芯片端接树330上的该系统芯片端接信号，会比该系统时脉信号切换在更低的时脉。当该存储器电路300不在该读取模式中，因为该系统时脉信号停止切换，可以节省许多的功率。在本发明的实施例中，从该系统时脉信号该根时脉信号可以充分地提前以致于该系统芯片端接信号的切换，可以对齐于该系统时脉信号。本发明的实施例中，从该芯片端接树330的根部到该芯片端接树330的末端，门电路的数目经配置以从该时脉树320的根部到该时脉树320的末端，匹配门电路的数目。换言之，从该芯片端接树330的根部到该芯片端接树330的末端，该系统芯片端接信号的传播时间经配置以从该时脉树320的根部到该时脉树320的末端,匹配该系统时脉信号的传播时间。图5为本发明一实施例的一输入/输出缓冲区的一功能方块图。如图5所不,该输入/输出缓冲区305包含一第一锁存器501和一第二锁存器502。当该系统时脉信号是高位准时，该第一锁存器501经配置以锁存该系统芯片端接信号的该上升边缘。当该系统时脉信号是低位准时，该第二锁存器502经配置以锁存该系统芯片端接信号的该下降边缘。因为在该备用模式和该写入模式中，该系统时脉信号保持在低位准，该第一锁存器501总是关闭，且该第二锁存器502总是开启。此实施例值得注意的是，该芯片端接树330扇出(fans out)到该第一锁存器501和该第二锁存器502,以致于一旦在该时脉树320上的该系统时脉信号重新切换时，可以防止其不连续性。当该芯片端接模式在一连续读取出现在输入/输出缓冲区305结束前，这种情形可能会发生。一旦该存储器电路300收到一有效 的读取指令，该时脉树320上的该系统时脉信号重新再切换。如果该外部芯片端接信号时间截止，以致于在读取数据出现在输入/输出缓冲区305关闭的前，该时脉树320上的该系统时脉信号将在该端接实际上关闭的前开始切换。在这种状况下，该芯片端接树330的扇出可以防止任何的不连续性。图6为本发明一实施例的存储器电路控制方法的一流程图，其对应于该存储器电路300。在步骤601中检查该存储器电路的模式。如果该存储器电路在一读取模式中，接着执行步骤602，否则执行步骤603。在步骤602中，根据一根时脉信号，一系统时脉信号提供给多个输入/输出缓冲区，然后执行步骤604。在步骤603中，一系统芯片端接信号其转换边缘对齐于该根时脉信号，提供给该多个输入/输出缓冲区，且暂停提供该系统时脉信号，然后执行步骤604。在步骤604中，检查此方法完成否。如果此方法没有完成，再执行步骤601。总而言之，本发明提供该存储器电路及其控制方法，如此在该芯片端接操作时该系统时脉信号被关闭，其中该最终芯片端接信息由该芯片端接树的根部所产生而不是该芯片端接树的末端所产生。据此，在芯片端接操作中该存储器电路的功率消耗可以显著的被降低。本发明的技术内容及技术特点已揭示如上，然而本发明所属技术领域的技术人员应了解，在不背离后附权利要求所界定的本发明精神和范围内，本发明的教示及揭示可作种种的替换及修饰。例如，上文公开的许多工艺可以不同的方法实施或以其它工艺予以取代，或者采用上述二种方式的组合。此外，本申请的权利范围并不局限于上文公开的特定实施例的工艺、设备、制造、物质的成份、装置、方法或步骤。本发明所属技术领域的技术人员应了解，基于本发明教示及揭示制程、设备、制造、物质的成份、装置、方法或步骤，无论现在已存在或日后开发者，其与本案实施例揭示者以实质相同的方式执行实质相同的功能，而达到实质相同的结果，亦可使用于本发明。因此，所附的权利要求用以涵盖用以此类工艺、设备、制造、物质的成份、装置、方法或步骤。
权利要求
1.一种存储器电路，包含 一时脉驱动器(302)，经配置以当该存储器电路(300)在一读取模式时根据一根时脉信号以提供一系统时脉信号，且经配置以当该存储器电路(300)不在该读取模式时停止提供该系统时脉信号；以及 一芯片端接定时器(304)，经配置以当该存储器电路(300)不在该读取模式时提供一系统芯片端接信号，其中该系统芯片端接信号的转换边缘对齐于该根时脉信号的转换边缘。
2.根据权利要求I所述的存储器电路，进一步包含多个输入/输出缓冲区(305)，经配置以接收该系统频率信号和该系统芯片端接信号。
3.根据权利要求2所述的存储器电路，其中各输入/输出缓冲区(305)包含 一第一锁存器(501)，经配置以当该系统频率信号为高位准时，锁存该系统芯片端接信号的上升边缘；以及 一第二锁存器(502)，经配置以当该系统频率信号为低位准时，锁存该系统芯片端接信号的下降边缘。
4.根据权利要求2所述的存储器电路，其中从该芯片端接定时器(304)到该多个输入/输出缓冲区(305)的信号传播时间经配置以匹配从该时脉驱动器(302)到该多个输入/输出缓冲区(305)的信号传播时间。
5.—种存储器电路,包含 一延迟锁相回路模块(301)，经配置以根据一外部时脉信号提供一根时脉信号； 一时脉驱动器(302)，经配置以当该存储器电路(300)在一读取模式时，根据该根时脉信号提供一系统时脉信号，且经配置以当该存储器电路(300)不在该读取模式时停止提供该系统时脉信号； 一芯片端接计数器(303)，经配置以当该存储器电路(300)不在该读取模式时，根据一外部芯片端接信号和该根时脉信号提供一根芯片端接信号；以及 一芯片端接定时器(304)，经配置以当该存储器电路不在该读取模式时，根据该根芯片端接信号和该根系统时脉信号提供一系统芯片端接信号。
6.根据权利要求5所述的存储器电路，进一步包含多个输入/输出缓冲区(305)，经配置以获取该系统时脉信号和该系统芯片端接信号。
7.根据权利要求6所述的存储器电路，其中各输入/输出缓冲区(305)包含 一第一锁存器(501)，经配置以当该系统时脉信号是高位准时锁存该系统芯片端接信号的上升边缘；以及 一第二锁存器(502)，经配置以当该系统时脉信号是低位准时，锁存该系统芯片端接信号的下降边缘。
8.根据权利要求6所述的存储器电路，其中从该芯片端接定时器(304)到该多个输入/输出缓冲区(305)的该信号传播时间，经配置以匹配从该时脉驱动器到该多个输入/输出缓冲区(305)的信号传播时间。
9.一种存储器电路，包含 一时脉树(320)，经配置以承载一系统时脉信号到该多个输入/输出缓冲区(305)，其中当该存储器电路在该读取模式时，切换该系统时脉信号，且当该内存线路不在该读取模式时，停止切换该系统时脉信号；；以及 一芯片端接树(330)经配置以承载一系统芯片端接信号至该多个输入/输出缓冲区(305)，其中当该存储器电路(300)不在该读取模式时，切换该系统芯片端接信号。
10.根据权利要求9所述的存储器电路，其中各输入/输出缓冲区(305)包含当该系统时脉信号为高位准时，一第一锁存器(501)经配置以锁存该系统芯片端接信号的上升边缘，且当该系统时脉信号为低时，一第二锁存器(502)经配置以锁存该系统芯片端接信号的下降边缘。
11.根据权利要求9所述的存储器电路， 其中从该时脉树(320)枝根部到该时脉树(320)的末端的信号传播时间经配置以匹配从该芯片端接树(330)的根部到该芯片端接树(330)的末端的信号传播时间。
12.—种存储器电路控制的方法，包含下列步骤 当该内存线路在该读取模式时，根据该根时脉信号提供该系统时脉信号(602);以及 当该存储器电路(300)不在该读取模式时，提供具有根时脉信号的转换边缘对齐的该系统芯片端接信号，并且暂停提供该系统时脉信号的步骤(603)。
13.根据权利要求12所述的方法，进一步包含下列步骤 提供该系统时脉信号和该系统芯片端接信号到该多个输入/输出缓冲区(305)。
全文摘要
本发明的一存储器电路包含一时脉驱动器和一芯片端接定时器。该时脉驱动器经配置以当该存储器电路在一读取模式时，根据一根时脉信号以提供一系统时脉信号，当该存储器电路不在该读取模式时，以停止提供该系统时脉信号。该芯片端接定时器经配置以当该存储器电路不在该读取模式时以提供一系统芯片端接信号，其中该系统芯片端接信号的转换边缘对齐于该根时脉信号的转换边缘。
文档编号G11C7/22GK102760475SQ201210050799
公开日2012年10月31日 申请日期2012年3月1日 优先权日2011年4月27日
发明者卡洛儿·玛祖德, 斯科特·伊·史密斯 申请人:南亚科技股份有限公司