一种与非门阵列的操作方法与流程

本发明是有关于一种高密度存储器装置，且特别是有关于一种与非门阵列的操作方法，用于闪存的页面擦除。
背景技术：
：随着集成电路的元件的关键尺寸(criticaldimension)朝向制造技术的极限缩小，设计者正寻求能够达成较大储存容量且达成较小每位单位成本(costperbit)的技术。各种技术追求于含有多层存储单元(memorycell)的单芯片(singlechip)。具有多层存储单元的三维与非门存储器(three-dimensionalNANDmemory)的运作包含了读取(read)、写入(write)及擦除(erase)。一般来说，擦除的动作通常执行于存储单元的数个区块(block)且每个区块包括存储单元的叠层层。而高密度与非门(highdensityNAND)特别是高密度三维与非门(highdensity3DNAND)的存储单元的区块通常相当的大。当用户仅需改变三维与非门存储器的小部份编码时，形成了不方便的情况。随着三维与非门存储器的密度增加，叠层的层数也不断增加，造成了区块的尺寸越来越大，更影响擦除动作的便利性。因此，业界急需一种有效率且便利的三维与非门存储器的擦除技术。技术实现要素：本发明是有关于一种与非门阵列(NANDarray)的页面擦除方法。「页面」一词在此定义为位于通道线的一层叠层中的数个存储单元，其透过串行选择开关来选择。各个通道是透过阶梯接垫耦接于相对应的位线。「区块」一词指的是擦除操作中同时运作的数个与非门串行。于擦除操作中，所有的此些与非门串行通常是透过一共同源极线连接于一参考电压。擦除操作响应一共同控制讯号(sharedcontrolsignal)。虽然参考线可能耦接到 其他电势，此共同控制讯号通常称为接地选择线(groundselectline)的接地选择讯号。此外，一区块的所有的与非门串行连接于共享的数个字线。一区块的位线可以独立地连接于与非门串行，以响应串行选择线的一控制讯号(通常称做串行选择讯号)。在一区块擦除操作中，已选择区块的所有的串行选择讯号均同时运作，以擦除全部区块。区块通常设置于集成电路中，所以邻近的区块可以相互绝缘。一种与非门(NAND)阵列的操作方法。与非门阵列包括由数个存储单元所组成的数个区块。此些区块的其中之一包括数个与非门串行(NANDstring)，此些与非门串行具有介于数个第一串行选择开关(firststringselectswitch)及数个第二串行选择开关(secondstringselectswitch)的数个通道线(channelline)，且此些与非门串行共享介于此些第一串行选择开关及此些第二串行选择开关之间的数个字线(wordline)。于一已选择区块(selectedblock)，透过第一串行选择开关，施加一通道侧电压(channel-sidevoltage)至通道线；施加一控制电压至此些第一串行选择开关的一已选择子集合，且控制电压低于通道侧电压；于此些第二串行选择开关的末端，浮接此些通道线；以及抑制耦接于此些第一串行选择开关的一未选择子集合的部分此些存储单元的隧穿作用(tunneling)。浮接的步骤包括透过此些第二串行选择开关，施加该通道侧电压至此些通道线及此些第二串行选择开关。抑制的步骤包括当该通道侧电压施加至耦接于该未选择子集合的此些通道线时，施加该通道侧电压至此些第一串行选择开关的该未选择子集合。一实施例，该已选择区块，施加数个字线侧擦除电压至此些字线，以诱发该隧穿作用于耦接至此些字线及此些第一串行选择开关的该已选择子集合的部分此些存储单元。另一实施例，该已选择区块，施加数个字线侧擦除电压至此些字线的一已选择子集合，以诱发该隧穿作用于耦接于此些字线的该已选择子集合及此些第一串行选择开关的该已选择子集合的部分此些存储单元。逻辑地选择此些字线的数个作为此些字线的该已选择子集合。施加数个字线侧抑制电压至此些字线的一未选择子集合，以抑制耦接于此些字线的该未选择子集合及此些第一串行选择开关的该未选择子集合的部分此些存储单元。在此描述的方法，于已选择区块，回应擦除耦接于此些第一串行选择开关的该已选择子集合的此些存储单元的一指令(command)。另外，此描述的方法，于已选择区块，回应擦除耦接于此些字线的已选择子集合的此些存储单元的一指令(command)，以及于已选择区块，耦接于此些第一串行选择开关的该已选择子集合。为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：附图说明图1绘示集成电路(integratedcircuit)的简化方块图。图2为可使用于类似图1的装置的三维与非门闪存阵列的一部分的示意图。图3绘示一三维垂直栅极(verticalgate,VG)与非门闪存阵列结构，其包括偶数区块(evenblock)及奇数区块(oddblock)。图4为图3的三维与非门闪存阵列结构的布线图。图5绘示三维存储器的第一轮廓图形的区域及全局字线驱动器的存储单元区块的与非门串行的X-Y平面图。图6绘示三维存储器的第二轮廓图形的区域及全局字线驱动器的存储单元区块的与非门串行的X-Y平面图。图7绘示另一三维存储器的第一轮廓图形的区域及全局字线驱动器的存储单元区块的与非门串行的X-Y平面图。图8绘示另一三维存储器的第二轮廓图形的区域及全局字线驱动器的存储单元区块的与非门串行的X-Y平面图。图9绘示采用图5及图7的电路执行页面擦除的时序图。图10绘示采用图6及图8的电路执行页面擦除的时序图。图11绘示页面擦除操作的流程图。【符号说明】100：集成电路110：与非门闪存阵列111：列译码器112、325-1WL～325-NWL、WL0、WL1、WL2、WL62、WL63、WL(i-n-2)、WL(i-n-1)、WL(i-n)、WL(i-2)、WL(i-1)、WL(i)、WL(i+1)、WL(i-2)、WL(i+n)、WL(i+n+1)、WL(i+n+2)：字线113：页面缓冲器114、BL-0、BL-1、BL-2、BL-3、GBLn+1、GBLn、GBLn-1：全局位线115：总线116：行译码器117：数据总线118：偏压安排单元119：状态机123：数据输入线124：其他电路200、202、204：垂直接线210、212、214、309、319、530、531、532、533、540、541：串行选择开关220、222、224、226：存储单元230、232、234：接垫240、242、244：支线258：群组译码器260：接地选择开关261：列译码器263：页面缓冲器269：状态机302、303、304、305、312、313、314、315、411、412、BL11、BL21、BL31：通道线302B、303B、304B、305B、312A、313A、314A、315A：阶梯接垫326、327、GSL：接地选择线328：源极线511：第一全局字线驱动器511g：第一全局字线512：第二全局字线驱动器512g：第二全局字线520、521：共同源极线551、751：第一子集合552、752：第二子集合560、561、562、563、564、565、566、567、568、569、570：区域字线驱动器580：区域字线译码器585：控制讯号线590：全局字线译码器595：连接件730、731、732、733、830、831、832、833：第一列串联选择开关740、741、742、743、840、841、842、843：第二列串联选择开关CSL：共同源极线GWLD：全局字线驱动器GSL(even)：水平偶数接地选择线GSL(odd)：水平奇数接地选择线LWLD：区域字线驱动器ML1：第一金属层ML2：第二金属层ML3：第三金属层Page0～Page3：页面SSL0～SSL3、SSLn-1、SSLn、SSLn+1：串行选择线Vbl、VBL：通道侧电压Vers：字线侧擦除电压Vinhibit：字线侧抑制电压VSSL：串行选择开关的电压具体实施方式本发明的实施例搭配图式详细说明如下。本发明并非局限于实施例所 揭露的特定结构与方法。本发明可以透过其他特征、元件方法或其他实施方式来实现。较佳实施例仅用以示例性的说明本发明的内容，而非用以限制本发明的保护范围。本发明的保护范围仍以权利要求范围为准。本发明所属
技术领域：
中具有通常知识者均可了解所叙述的内容包含其所均等的变化型态。并且，在不同实施例中，类似的元件是以类似的标号叙述。图1绘示集成电路(integratedcircuit)100的简化方块图。集成电路100包括一与非门闪存阵列(NANDflashmemoryarray)110。在一些实施例中，与非门闪存阵列110为多层存储单元的三维存储器(3Dmemory)。此阵列可以包括由数个存储单元所组成的数个区块(block)。存储单元的一个区块可以包括数个与非门串行(NANDstring)。与非门串行包括介于此些第一串行选择开关(firststringselectswitch)及此些第二串行选择开关(secondstringselectswitch)之间的通道线(channelline)。此些与非门串行共享介于此些第一串行选择开关及此些第二串行选择开关之间的数个字线(wordline)。列译码器(rowdecoder)111耦接于数个字线(wordline)112。此些字线沿着与非门闪存阵列110的数列排列。列译码器可以包括数个区域字线驱动器(localwordlinedriver)。此些区域字线驱动器用以驱动存储单元的一已选择区块(selectedblock)的对应的此些字线。此些区域字线驱动器可以包括一第一子集合(firstsubset)、一第二子集合(secondsubset)。此些区域字线驱动器的第一子集合驱动字线的第一子集合(firstsubset)。此些区域字线驱动器的第二子集合驱动字线的第二子集合(secondsubset)。存储器可以包括数个全局字线(globalwordline)。全局字线包括数个第一全局字线(firstglobalwordline)。此些第一全局字线耦接于此些区域字线驱动器的一第一子集合。本揭露一实施例中，此些第一全局字线也连接到此些区域字线的一第二子集合。存储器可以包括一全局字线驱动器GWLD(globalwordlinedrivers)用以驱动此些全局字线。在另一实施例中，此些全局字线可以包括数个第二全局字线连接到此些区域字线驱动器的第二子集合。存储器可以包括一第一全局字线驱动器及一第二全局字线驱动器。第一全局字线驱动器用以驱动此些第一全局字线。第二全局字线驱动器用以驱动此些第二全局字线。行译码器(columndecoder)116通过数据总线(databus)117耦接于数个页面缓冲器(pagebuffer)113。全局位线114耦接于页面缓冲器113及沿着与非门闪存阵列110的各行排列的通道线(未绘示)。地址由总线(bus)115提供至行译码器116及列译码器(rowdecoder)111。通过数据输入线(data-inline)123，数据从其他电路(othercircuitry)124输入。其他电路124例如是包括集成电路上的输入/输出端(input/outputport)。此集成电路例如是一般用途处理器、特殊用途应用电路、或与非门闪存阵列110能够支持的系统整合芯片(system-on-a-chip)模块的组合。数据通过数据输入线123提供至输入/输出端或至集成电路100的内部或外部目的地。此实施例的控制器例如是状态机(statemachine)119。状态机119耦接于存储单元的数个区块，且提供各种讯号以控制偏压安排供给电压(biasarrangementsupplyvoltage)。偏压由电压供给器(voltagesupply)或偏压安排单元(biasarrangementsupplyvoltage)118来产生或提供，以实现这里所叙述对于阵列的数据的各种操作。这些操作包括编程(program)、区块擦除(blockerase)、子区块擦除(sub-blockerase)、页面擦除(pageerase)及读取(read)。控制器可以采用已知的特殊用途逻辑电路(special-purposelogiccircuitry)来实现。在另一实施例中，控制器包括一般用途处理器(general-purposeprocessor)，其可以采用于同一集成电路，并执行计算机程序来控制装置的操作。在另一实施例中，可以采用特殊用途逻辑电路与一般用途处理器的组合来实现控制器。一控制器包括数个逻辑电路(logic)，此些逻辑电路用以执行页面擦除操作。举例来说，控制器可以包括对存储单元的区块施加偏压的逻辑电路，以提供负型FN隧穿(negativeFowler-Nordheimtunneling(-FNtunneling))来注入空穴至已选择页面的存储单元的电荷储存结构(chargestoragestructure)。藉此，可以降低阈值电压(thresholdvoltages)，至少对于页面中还不具有低阈值电压的存储单元降低其阈值电压。控制器包括数个逻辑电路(logic)，此些逻辑电路用以于已选择区块，透过此些第一串行选择开关，施加一通道侧电压(channel-sidevoltage)至此些通道线；并且施加一控制电压至此些第一串行选择开关的一第一子集 合，控制电压(例如是-6V)低于通道侧电压(例如是-3.3V)；于此些第二串行选择开关的末端，浮接此些通道线；抑制耦接于此些第一串行选择开关的一第二子集合的部分此些存储单元的隧穿作用(tunneling)。逻辑电路用以浮接的这些逻辑电路的其中之一，更透过这些第二串行选择开关，施加该通道侧电压(例如是3.3V)至此些通道线及此些第二串行选择开关。逻辑电路用以抑制的这些逻辑电路的其中之一于该通道侧电压施(例如是3.3V)加至这些通道线时，施加该通道侧电压至这些第一串行选择开关的该第二子集合。在一实施例中，控制器的此些逻辑电路更用以施加一第一全局字线电压(例如-10V)至此些第一全局字线；以及启动此些区域字线驱动器的第一子集合与第二子集合，并于已选择区块中提供数个字线侧擦除电压至此些字线的第一子集合及第二子集合，以于耦接于此些字线的第一子集合与第二子集合，并耦接于此些第一串行选择开关的第一子集合的部分此些存储单元诱发隧穿作用。于另一实施例中，控制器的此些逻辑电路更用以施加一第一全局字线电压(例如-10V)至此些第一全局字线；以及启动此些区域字线驱动器的第一子集合，并于已选择区块中提供数个字线侧擦除电压至此些字线的第一子集合，以于耦接于此些字线的第一子集合，并耦接于此些第一串行选择开关的第一子集合的部分此些存储单元诱发隧穿作用。此些全局字线可以包括第二全局字线连接至此些区域字线驱动器的第二子集合。控制器的此些逻辑电路更用以施加一第二全局字线电压至此些第二全局字线；以及启动这些区域字线驱动器的该第二子集合，并提供数个字线侧抑制电压至这些字线的该第二子集合，以于耦接于这些字线的该第二子集合且耦接于这些第一串行选择开关的该第二子集合的部分这些存储单元诱发隧穿作用。控制器包括数个逻辑电路(logic)，此些逻辑电路用以施加通道侧电压及控制电压至第一串行选择开关的一已选择子集合、并执行浮接、抑制的动作，以响应于一页面擦除指令，来擦除耦接于已选择区块中第一串行选择开关的第一子集合的存储单元。页面擦除指令可以由内部或外部提供指令至存储器。页面擦除指令可以指出在已选择区块及此些字线中，此些页面如数个存储单元可逻辑性地被选择擦除。页面擦除指令包括一参数， 此参数指出哪些存储单元要被擦除。更进一步来说，逻辑地选择此些字线的数个作为此些字线的第一子集合。举例来说，页面擦除指令可以包括数个参数。此些参数指出字线的数量作为擦除耦接于此些字线的第一子集合及第一串行选择开关的已选择集合的部分这些存储单元。为了清楚说明，本文的「编程」意指增加一存储单元的阈值电压的操作。储存于一已编程存储单元(programmedmemorycell)的数据可以逻辑符号「0」或逻辑符号「1」来呈现。本文的「擦除」意指减少一存储单元的阈值电压的操作。储存于一已擦除存储单元(erasedmemorycell)的数据可以是以已编程状态的相反来呈现，例如是逻辑符号「1」或逻辑符号「0」。多位存储单元(multibitcell)可以被编程为多个临界值(thresholdlevel)，及被擦除为单一的最低临界值(lowestthresholdlevel)。再者，本文的「写入」一词用以描述改变一存储单元的阈值电压的操作，其隐含去完成编程及擦除，或执行编程及擦除的组合。图2为可使用于类似图1的装置的三维与非门闪存的一部分的示意图。在此例中，图上绘表示一个区块的P型通道存储单元(p-channelmemorycell)，其可以包括许多层，在此代表性的绘示其中三层存储单元。于一实施例中，于存储单元的一区块的数个字线可以包括64个位线。于另一实施例中，存储单元的一区块的数个字线可以包括较多或较少的字线，例如是128或32个字线。如图2所绘示的范例中，此些字线包括沿第一方向平行排列的编号0的字线～编号i-2的字线WL(i-2)、编号i-1的字线WL(i-1)、编号i的字线WL(i)、编号i+1的字线WL(i+1)～编号63的位线。字线WL(i-2)、字线WL(i-1)、字线WL(i)及字线WL(i+1)绘示于图2中。此些字线可以包括第一子集合及第二子集合。第一子集合包括此些字线WL(i)数个邻近于字线WL(i)的字线(例如是字线WL(i-1)与字线WL(i+1))。第二子集合包括不在第一子集合的所有字线。第二子集合可以包括在第一子集合与字线WL0之间的数个字线，及第一子集合与字线WL63之间的数个字线。此些字线的第一子集合可以包括一个以上字线，及此些字线的第二子集合可以包括一个以上字线。字线电性连接于列译码器261。列译码器261包括全局字线译码器590及区域字线译码器580(绘示于图5及图6)。字线耦接于数个存储单元的 栅极。此些存储单元串联排列成数个与非门串行。如图2所示，各个字线垂直地连接于下面的各层存储单元的栅极。与非门串行具有位于存储器阵列的各层的通道线。如图2所示，存储器阵列包括于位于第三水平面的一通道线BL31、位于第二水平面的一通道线BL21及位于第一水平面的一通道线BL11。存储单元具有介电电荷捕捉结构(dielectricchargetrappingstructure)。介电电荷捕捉结构位于对应的字线及通道线之间。在这里的说明中，简化为一个与非门串行具有四个存储单元位于第一传列选择开关SSL及第二串行选择开关之间。举例来说，由第三层的通道线BL31所形成的与非门串行包括存储单元220、存储单元222、存储单元224及存储单元226。于典型的实施例中，一个与非门串行可以包括16个、32个、64个或更多的存储单元，其分别连接至16个、32个、64个或更多的字线。包含串行选择线SSLn-1、串行选择线SSLn、串行选择线SSLn+1的数个串行选择线电性连接于群组译码器(groupdecoder)258(其可以是部分的列译码器261)。群组译码器258选择数个串行。串行选择线连接至排列于与非门串行的第一端的此些第一串行选择开关的栅极。如图2所示，各个串行选择线垂直地连接至各个不同层面的一行串行选择开关的栅极。举例来说，串行选择线SSLn+1连接至三个层面的串行选择开关210、212、214。通过对应的串行选择开关，特定层的通道线被选择性地耦接于此特定层的支线(extension)。举例来说，通过对应的串行选择开关，第三层的通道线被选择性地耦接于支线240。同样地，第二层的通道线被选择性地耦接于支线242，第一层的通道线被选择性地耦接于支线244。各层的支线包括对应的接垫(contactpad)，以连接至耦接于全局位线的一垂直接线(verticalconnector)。举例来说，于第三层的支线240透过接垫230及垂直接线200耦接于一全局位线GBLn-1。位于第二层的支线242透过接垫232及垂直接线202耦接于一全局位线GBLn。位于第三层的分线244通过接垫234及垂直接线204耦接于一全局位线GBLn+1。接垫可以例如是阶梯接垫(stairsteppad)(如图3所绘示的阶梯接垫302B)。全局位线GBLn-1、全局位线GBLn及全局位线GBLn+1耦接于存储器阵列的附加区块(未绘示)并延伸至页面缓冲器263。接地选择开关(Groundselectswitches)(有时称为此些第二串行选择开关)位于与非门串行的第二端。举例来说，接地选择开关260排列于由存储单元220、存储单元222、存储单元224及存储单元226所形成的与非门串行的第二端。接地选择线GSL连接至接地选择开关的栅极。接地选择线GSL电性连接至列译码器261，以于运作过程中接收偏压。接地选择开关用以选择性地耦接于区块的全部与非门串行的第二端至一共同源极线(commonsourceline)CSL。共同源极线CSL于运作过程中接收来自偏压电路(例如图1的偏压安排单元118)的偏压。数个区块可以排列成一区块阵列，其包括数列的区块及数行的区块。于同一列的区块可以共享同数个字线及接地选择线GSL。同一行的区块可以共享同数个全局位线GBLn-1、全局位线GBLn及全局位线GBLn+1。透过此种方式，即建立一三维译码网络。页面的一部份的已选择存储单元可以使用一字线来存取。而数个全局位线GBLn-1、GBLn、GBLn+1及一串行选择线平行地于各层的此些全局位线GBLn-1、GBLn、GBLn+1传送数据。图2的存储器阵列包括水平架构的P-型通道与非门串行(p-channelNANDstring)。于另一三维排列中，与非门串行可以是垂直架构。于部分实施例中，此些与非门串行没有连接，而于存储单元间没有P型端点。P型端点仅使用于连接位线支线244的串行选择开关210的一侧，及连接共同源极线CSL的接地选择开关260的一侧。所绘示的状态机269用以控制存储器阵列及执行程序、区块擦除、次区块擦除、页面擦除及读取等操作。图3绘示一三维垂直栅极(verticalgate,VG)与非门闪存阵列结构，其包括偶数区块(evenblock)及奇数区块(oddblock)。所述的三维与非门闪存阵列结构已描述于公元2013年8月6日公告的美国专利号第8503213号，其参考合并于本案。绝缘材料于图中被移除，以暴露出其余结构。举例来说，与非门串行的叠层之间的绝缘层被移除。另一三维与非门结构也可以垂直通道与非门阵列(verticalchannelNANDarray)，其已叙述于共同未决(co-pending)申请于公元2014年5月21日的美国专利申请案及申请于公元2014年12月24日的美国专利申请案，此些申请案参考合并于本案。垂直通道与非门阵列也包括本文所述的区块，并且也适用本文所述采用偏压技术的页面擦除的操作。垂直通道及垂直栅极结构的三维与非门闪存阵列结构包括叠层的存储器结构，而形成密集存储单元区块的阵列。如图3所绘示的范例，区块的多层阵列形成于一绝缘层上，且包括数个字线325-1WL～325-NWL。叠层结构包括通道线(例如是位于第一层偶数页叠层结构(firstevenpagestack)的通道线312、313、314、315)。通道线312、313、314、315的叠层结构的一端终止于阶梯接垫(stairsteppad)312A、313A、314A、315A旁边，并穿过串行选择开关319、接地选择线(groundselectline)326、字线325-1WL到字线325-NWL及接地选择线327，而另一端终止于源极线328旁边。通道线312、313、314、315的叠层结构并未连接至阶梯接垫302B、303B、304B、305B。因此，偶数区块共享偶数接地选择线及全部的位线，而奇数区块共享奇数接地选择线及全部位线。于此例中，奇数区块及偶数区块为交错排列，以允许N型串行宽度的一单元执行N/2位线。由于奇数及偶数区块的交替的存储单元串行的相似性，奇数区块及偶数页区块可以一起执行一擦除操作。其他实施例并未使用交替的奇数及偶数叠层结构。通道线302、303、304、305的叠层结构位于第一奇数页叠层结构(firstoddpagestack)中。通道线302、303、304、305的叠层结构的一端终止于阶梯接垫302B、303B、304B、305B旁边，并穿过串行选择开关309、接地选择线327、字线325-NWL到字线325-1WL及接地选择线326，而另一端终止于一源极线旁边(被图中其他对象遮住)。通道线302、303、304、305的叠层结构并未连接至阶梯接垫312A、313A、314A、315A。于偶数记忆页的串行选择线到接地选择线GSL上，字线的编号由后往前自1往上递增到N。于奇数记忆页的串行选择线到接地选择线GSL的序列应用上，字线的标号由前往后自N往1递减。阶梯接垫312A、313A、314A、315A终止通道线于偶数页(例如是通道线312、313、314、315)。举例来说，阶梯接垫312A、313A、314A、315A电性连接至不同位线，以连接译码电路来选择阵列中存储单元的层面。阶梯接垫312A、313A、314A、315A可以同时被图案化。阶梯接垫302B、303B、304B、305B终止通道线于奇数页，例如是通道线302、303、304、305。举例来说，阶梯接垫302B、303B、304B、305B 电性连接至不同位线，以连接译码电路来选择阵列中存储单元的层面。阶梯接垫302B、303B、304B、305B可以同时被图案化。通道线的叠层结构耦接于区块一末端的阶梯接垫312A、313A、314A、315A或区块另一末端的阶梯接垫302B、303B、304B、305B，但不可同时耦接于二端。阵列区块的其他区块可以通过通道线与阶梯接垫的独立区块(separatestack)来与其他区块电性绝缘。于此方法中，若控制讯号是分别译码，则独立区块可以单独执行擦除的操作。接地选择线326及接地选择线327类似于字线，与数个叠层结构形成保形。通道线的每个叠层结构的一端终止于数个阶梯接垫，另一端终止于一源极线。举例来说，通道线312、313、314、315的叠层结构的一端止于阶梯接垫312A、313A、314A、315A旁边，另一端终止于源极线328。于图标的近侧中，通道层的每一个叠层结构的一端终止于阶梯接垫302B、303B、304B、305B旁边，且每一个通道线的叠层结构分别终止于分离的源极线328。于图标的远侧中，通道层的每一个叠层结构的一端终止于阶梯接垫312A、313A、314A、315A旁边，且每一个通道线的叠层结构分别终止于分离的源极线328。位线及串行选择线形成于第一金属层ML1、第二金属层ML2、及第三金属层ML3。存储单元是由通道线及字线325-1WL到位线325-NWL之间的记忆材料所形成。于存储单元中，通道线(例如是通道线313)做为装置的通道区域。串行选择开关(例如是串行选择开关319、串行选择开关309)可以于形成字线325-1WL～325-NWL的同一步骤过程中被图案化。记忆材料可做为串行选择开关的栅极介电质(gatedielectric)。串行选择开关可以耦合至用以选择阵列中的特定叠层结构的译码电路。于图3的垂直栅三维结构中，存储单元的区块包括数页存储单元。为了清楚描述，此结构的一页的定义为单一串行选择线开关所选择的数个通道线的一个叠层。其中各个通道层透过阶梯接垫耦接于对应的位线。一阵列页可以定义为平行操作的不同区块的数页。页面的定义及存取一页已进行译码的方式是可以随着特定存储器的架构来变化的。存储器结构可以包 括N个平行耦接于的位线的一页面程序缓冲器，其用于本文所述的编程及编程检验步骤中。于本实施例中，存储单元为四层。本发明的另一实施例中可以是具有八个奇数叠层结构及八个偶数叠层结构的八个层面来做为一记忆区块，所以一记忆区块包括八个位的16个页面，其中此些面页中的此些存储单元耦接于此些字线，从字线325-1WL到字线325-NWL。存储器单元可以不断左右重复增加，以建立较宽的阵列页面。于一列区块中储存N*8兆字符(megabytes)的代表架构中，集成电路可以包括8000全局位线，其重叠于数列的1000个并排存储单元区块。各个区块具有16个由512个N为云存储单元所组成的页，其耦接于8个奇数/偶数排列的全局位线。各列区块可具有64条字线，并具有8层的深度，以于各个奇数/偶数区块形成256个存储单元。因此，由单一区块的串行选择讯号所选择的8层串行将会诱发512个存储单元(64*8)，其储存数字符的数据。16个串行的区块具有8K个存储单元。三维与非门存储器普遍被争议的部分是存储单元的区块尺寸通常很大。当三维与非门存储器的密度增加，页面是数量及层面数量也增加，导致用以执行区块擦除的区块尺寸变大及较慢的速度规格。当用户于三维反极栅存储器中只需改变储存于存储单元的次区块中的一小型单位编码时，用以执行区块擦除的低速规格降低了三维反极栅存储器的效能。于本技术中，此些存储单元仅耦到于一区块的可以擦除的部分页面(并非全部)。此外，共享数个与非门串行的数个字线可以分为一第一子集合及一第二子集合。耦接于第一次子集合及第二子集合的其中之一的存储单元可被擦除，而耦接于第一子集合及第二子集合或区块中未选择页面的其中之另一的存储单元会被抑制隧穿作用。因此，仅有部分存储单元(并非全部)于一页面擦除程序中被擦除，因此能够有较快的速度规格且增加三维反极栅存储器的效能。一页面擦除指令可以由内部或外部发送至存储器。页面擦除指令可以指出在已选择区块及此些字线中，此些页面如数个存储单元可逻辑性地被选择擦除。页面擦除指令包括一参数，此参数指出哪些存储单元要被擦除。更进一步来说，逻辑地选择此些字线的数个作为此些字线的第一子集合。举例来说，页面擦除指令可以包括数个参数。此些参数指出字线的数量作 为擦除耦接于此些字线的第一子集合及第一串行选择开关的已选择集合的部分这些存储单元。图4为图3的三维与非门闪存阵列结构的布线图。三维与非门闪存阵列结构包括数个存储单元的区块。此些存储单元的一区块包括数个与非门串行。与非门串行具有位于此些第一串行选择开关(例如串行选择开关)及此些第二串行选择开关(例如接地选择开关)的通道线。位于此些第一串行选择开关及此些第二串行选择开关之间的与非门串行共享数个字线(例如第0条字线到第63条字线)。于图4的布线图中，通道线的叠层结构为虚线的垂直长条。通道线的相邻叠层结构交错地排列于耦数及奇数列。每一奇数通道线(例如通道线411)自顶端的位线接垫结构延伸至底端的奇数源极线。每一偶数通道线的叠层结构(例如通道线412)自底端的位线接垫延伸至顶端的偶数源极线。水平字线、水平偶数接地选择线GSL(even)及水平奇数接地选择线GSL(odd)重叠于通道线的叠层结构上。串行选择开关也重叠于通道线的叠层结构上。奇数串行选择开关重叠于每隔一个的通道线叠层结构的顶端，偶数串行选择开关重叠于每隔一个的通道线叠层结构的底端。于这两种连接型态中，串行选择开关控制通道线的叠层结构与叠层结构所对应阶梯接垫的电性连接。如图4所绘示的实施例，数个字线包括沿着第一方向延伸的字线WL0到字线WL(i-1)、字线WL(i)、字线WL(i+1)以及字线WL62到字线WL63。此些字线可以包括此些字线的WL(i)的第一子集合及数个邻近字线的WL(i)，例如字线WL(i-1)与字线WL(i+1)以及非第一子集合的所有的字线。第二子集合可以包括在第一子集合与字线WL0之间，以及第一子集合与字线WL63之间。此些字线位于电子通信中的列译码器161(绘示于图2)内。字线连接至串联排列成与非门串行的存储单元的栅极。垂直走向的串行选择线(第一金属层ML1)重叠于字线、接地选择线及串行选择开关。水平走向的串行选择线(第二金属层ML2)重叠于串行选择线(第一金属层ML1)。虽然所绘示的串行选择线(第二金属层ML2)终止于串行选择线(第一金属层ML1)，串行选择线(第二金属层ML2) 也以更进一步水平延伸。串行选择线(第二金属层ML2)自译码器负载(carry)讯号，且串行选择线(第一金属层ML1)接收译码器的讯号至特定的串行选择开关，以选择特定的通道线叠层结构。奇数及偶数的源极线重叠于串行选择线(第一金属层ML1)。再者，位线(未绘示的第三金属层)重叠于串行选择线(第二金属层ML2)，且连接至顶端及底端的阶梯接垫结构(stairstepcontactstructure)。透过阶梯接垫结构，位线选择通道层的特定层面。特定的数个位线可以电性连接至不同层的通道线。特定的位线的串行选择线可以被施加偏压，以连接特定位线至不同层的通道线。图5绘示连接至三维存储器的区域及全局字线驱动器的存储单元区块的与非门串行的X-Y平面图。与非门串行对应于存储单元的4个页面：页面Page0、页面Page1、页面Page2及页面Page3。与非门串行可以如图2设置于三维阵列的同一层，并共享偶数页与奇数页的偶数与奇数接地选择线。此些与非门串行具有连接于此些全局位线(例如是全局位线BL-0、BL-1、BL-2、BL-3)及偶数/奇数共同源极线520、521的分离的串行选择线。串行通过此些第一串行选择开关(例如是串行选择开关530、531、532及533)连接至对应的此些全局位线BL-0、BL-1、BL-2、BL-3。串行通过此些第二串行选择开关(例如是串行选择开关540、541，又称为接地选择开关)连接至奇数或偶数共同源极线。一存储单元区块的数个与非门串行具有介于此些第一串行选择开关及此些第二串行选择开关的数个通道线，并且共享介于此些第一串行选择开关及此些第二串行选择开关的数个字线(例如是字线WL0～字线WL1、…、字线WL(i-n-2)、字线WL(i-n-1)、字线WL(i-n)、…字线WL(i)、…、字线WL(i+n)、字线WL(i+n+1)、字线WL(i+n+2)、…、字线WL62、字线WL63)。存储器包括数个此些区域字线驱动器LWLD(localwordlinedrivers)(例如是区域字线驱动器560～570)，其驱动存储单元区块的对应的字线。此些区域字线驱动器包括一第一子集合(例如是区域字线驱动器564～566)以及一第二子集合(例如是区域字线驱动器567～570与560～563)。此些区域字线驱动器的一第一子集合用以驱动字线的一第一子集合(例如是第一子集合551)，且包括字线WL(i-n)、…、字线WL(i)、…以及字线 WL(i+n)。此些区域字线驱动器的第二子集合用以驱动字线的第二子集合(例如是第二子集合552)，并且此些字线共享介于第一子集合及字线WL0之间(例如是字线WL0～字线WL1、…、字线WL(i-n-2)、字线WL(i-n-1))，与共享介于第一子集合及字线WL63之间(例如是字线WL(i+n+1)、字线WL(i+n+2)、…、字线WL62～字线WL63)。一存储器可以包括数个全局字线(globalwordline)(例如是第一全局字线511g)；全局字线包括此些第一全局字线(firstglobalwordline)，此些第一全局字线耦接于此些区域字线驱动器的第一子集合及此些区域字线驱动器的一第二子集合。存储器包括此些全局字线驱动器(例如是第一全局字线511g)以驱动N个第一全局字线511g，其中可通过区域字线译码器与此些区域字线驱动器连接已选择驱动，并平行提供N个全局字线讯号。在此实施例中，仅说明了数个偶数及奇数区块。但此些全局字线可以连接于此些区域字线驱动器的数个区块。一全局字线译码器(globalwordlinedecoder,GWLdecoder)(例如是全局字线驱动器590)通过已图案化导电层(patternedconductorlayer)的连接件(例如是连接件595)，连接至全局字线驱动器。连接件可以携带一个或多个输出讯号至全局字线驱动器。区域字线译码器(localwordlinedecoder,LWLdecoder)(例如是区域字线译码器580)通过已图案化导电层的连接件，连接至此些区域字线驱动器(例如是区域字线驱动器560～571)，以连接电源讯号、偏压讯号、地址讯号及/或其他控制讯号至此些区域字线驱动器。区域字线译码器580的连接可以包括一控制讯号线585携带控制讯号至区块的各个区域字线驱动器，其中区块可以包括此些区域字线驱动器的第一子集合与第二子集合。区域字线驱动器(例如是区域字线驱动器566)可以包括一N型金属氧化物半导体晶体管(N-typemetaloxidesemiconductortransistor,NMOStransistor)，其具有一输入端、一输出端及一控制栅极。输入端连接于一全局字线(例如是第一全局字线511g)。输出端连接至一字线(例如是字线WL(i+n))。控制栅极连接区域字线译码器580控制讯号线585传送过来的控制讯号。全局字线驱动器(例如是第一全局字线驱动器511)可以包括一电平偏移器(levelshifter)。电平偏移器根据来自全局字线译码器(例 如是全局字线译码器590)的一个或多个输出讯号偏移输出电压电平(outputvoltagelevel)。举例来说，电平偏移器可以根据页面擦除操作的要求、及读取、写入、区块擦除操作的需求来改变输出电压电平。采用区域及全局字线驱动器的页面擦除偏压可通过以下表格1来理解。讯号电压位线+3.3V已选择串行选择线-6V未选择串行选择线+3.3V擦除字线-10V接地选择线+3.3V共同源极线+3.3V表格1:第一装置的页面擦除偏压设定在图5中，透过第一串行选择开关(例如是串行选择开关530,531,532,533)，将一通道侧电压(例如是+3.3V)施加至已选择区块的此些与非门串行的不同层通道线上。一低于通道侧电压(例如是3.3V)的控制电压(例如是-6V)可以施加于此些第一串行选择开关的一已选择子集，以在此些第一串行选择开关的末端产生一栅极感应集极漏电流(GIDL)。此些第一串行选择开关的此些已选择子集合(例如是串行选择开关530)可以包括一个或数个第一串行选择开关。此些第一串行选择开关的末端产生一栅极感应集极漏电流支配着页面擦除操作程序，以及使通道侧电压VBL(＝+3.3V)施加至此些通道线。当施加控制电压时，数个位线连接至一已选择页面的不同层的此些通道线上，其中此些第一串行选择开关的已选择子集合可选择不同层的存储单元串行。当已选择子集合中此些第一串行选择开关将通道侧电压施加至此些通道线时，通道侧电压(例如+3.3V)可施加至此些第一串行选择开关的未选择子集合。字线侧擦除电压(Vers＝-10V)施加至已选择区块中此些字线(例如字线WL0～WL63)。举例来说，透过此些第一全局字线(例如是第一全局字线511g)以诱发耦接于此些字线以及此些第一串行选择开关的已选择子集合的部分此些存储单元诱发隧穿作用(例如是串行选择开关530)。此些第二串行选择开关末端的此些通道线可采取浮接。举例来说，透 过一共同源极线CSL，将通道侧电压(例如是3.3V)施加至此些通道线以及此些第二串行选择开关。故此，在此些第二串行选择开关末端不会产生一栅极感应集极漏电流(GIDL)。透过耦接于此些第一串行选择开关的一未选择子集合的部分此些存储单元诱发隧穿作用。举例来说，当一通道侧电压(例如是3.3V)施加至此些通道线上，且通道线耦接于已选择子集合中此些第一串行选择开关的未选择子集合。故此，此些第一串行选择开关的未选择子集合的此些第一串行选择开关将关闭，因此不会产生一栅极感应集极漏电流(GIDL)，以及此些通道线耦接于此些第一串行选择开关的未选择子集合也采用浮接，故此无产生栅极感应集极漏电流(GIDL)。图6绘示三维存储器的第二轮廓图形的区域及全局字线驱动器的存储单元区块的与非门串行的X-Y平面图。图6与图5相似，图6的此些元素可共同参考图5的此些元素。存储器包括数个此些区域字线驱动器(localwordlinedrivers,LWLD)(例如是区域字线驱动器560～570)，其驱动存储单元区块的对应的字线。此组此些区域字线驱动器包括一第一子集合(例如是区域字线驱动器564～566)以及一第二子集合(例如是此些区域字线驱动器567～570与560～563)。此些区域字线驱动器的一第一子集合用以驱动字线的一第一子集合(例如是第一子集合551)，且包括字线WL(i-n)、…、字线WL(i)、…以及字线WL(i+n)。此些区域字线驱动器的第二子集合用以驱动字线的第二子集合(例如是第二子集合552)，并且此些字线共享介于第一子集合及字线WL0之间(例如是字线WL0～字线WL1、…、字线WL(i-n-2)、字线WL(i-n-1))，与共享介于第一子集合及字线WL63之间(例如是字线WL(i+n+1)、字线WL(i+n+2)、…、字线WL62～字线WL63)。一存储器可以包括数个第一全局字线(firstglobalwordline)(例如是第一全局字线511g)连接至此些区域字线驱动器的第一子集合，以及第二全局字线(globalwordline)(例如第二全局字线512g)连接至此些区域字线驱动器的第二子集合。存储器包括一第一全局字线驱动器(例如是第一全局字线驱动器511)驱动此些第一全局字线(firstglobalwordline)511g，以及第二全局字线驱动器(例如是第二全局字线驱动器512)驱动此些第二全局字线(secondglobalwordline)512g。在此实施例中，仅说明了数个 偶数及奇数区块。但此些全局字线可以连接于此些区域字线驱动器的数个区块。有关于描述一全局字线译码器(例如是全局字线译码器590)，一区域字线译码器(例如是区域字线译码器580)，一区域字线驱动器(例如是区域字线驱动器566)，以及一全局字线驱动器(例如是第一全局字线驱动器511)，图5中此些合适的元件与图6中元件相似。采用区域及全局字线驱动器的页面擦除偏压可通过以下表格2来理解。讯号电压位线+3.3V已选择串行选择线-6V未选择串行选择线+3.3V擦除已选择字线-10V未选择字线-2Vto6V接地选择线+3.3V共同源极线+3.3V表格2：第二装置的页面擦除偏压设定在图6中，透过第一串行选择开关(例如是串行选择开关530,531,532,533)，将一通道侧电压(例如是+3.3V)施加至已选择区块的此些与非门串行的不同层通道线上。一低于通道侧电压(例如是3.3V)的控制电压(例如是-6V)可以施加于此些第一串行选择开关的一已选择子集合，以在此些第一串行选择开关的末端产生一栅极感应集极漏电流(GIDL)。此些第一串行选择开关的此些已选择子集合(例如是串行选择开关530)可以包括一个或数个第一串行选择开关。此些第一串行选择开关的末端产生一栅极感应集极漏电流支配着页面擦除操作程序，以及使通道侧电压VBL(＝+3.3V)施加至此些通道线。当施加控制电压时，数个位线连接至一已选择页面的不同层的此些通道线上，其中此些第一串行选择开关的已选择子集合可选择不同层的存储单元串行。当已选择子集合中此些第一串行选择开关将通道侧电压施加至此些通道线时，通道侧电压VBL(＝+3.3V)可施加至此些第一串行选择开关的未选择子集合。此些字线侧擦除电压(Vers＝-10V)施加至已选择区块中此些字线(例如 字线WL0～WL63)的一个已选择子集合(如WL(i-n)-WL(i+n))。举例来说，透过此些第一全局字线(例如是第一全局字线511g)以诱发耦接于此些字线的已选择子集合以及此些第一串行选择开关(例如串行选择开关530)的已选择子集合的部分此些存储单元诱发隧穿作用。举例来说，透过此些第二全局字线(例如是第二全局字线驱动器512)施加字线侧抑制电压Vinhibit(＝4V)至此些字线(如字线WL0～字线WL63)的一未选择子集合(如字线WL0～字线WL(i-n-1)以及字线WL(i+n+1)～WL63)，以抑制耦接于此些字线的未选择子集合以及此些第一串行选择开关(例如串行选择开关530)的未选择子集合的部分此些存储单元诱发隧穿作用。此些第二串行选择开关末端的此些通道线可采取浮接。举例来说，透过一共同源极线CSL，将通道侧电压(例如是3.3V)施加至此些通道线以及此些第二串行选择开关。故此，在此些第二串行选择开关末端不会产生一栅极感应集极漏电流(GIDL)。透过耦接于此些第一串行选择开关的一未选择子集合的部分此些存储单元诱发隧穿作用。举例来说，当一通道侧电压(例如是3.3V)施加至此些通道线上，且通道线耦接于已选择子集合中此些第一串行选择开关的未选择子集合。故此，此些第一串行选择开关的未选择子集合的此些第一串行选择开关将关闭，因此不会产生一栅极感应集极漏电流(GIDL)，以及此些通道线耦接于此些第一串行选择开关的未选择子集合也采用浮接，故此无产生栅极感应集极漏电流(GIDL)。图7绘示另一三维存储器的第一轮廓图形的区域及全局字线驱动器的存储单元区块的与非门串行的X-Y平面图。三维存储器也称为独立双栅结构(IDG)，结构在一区块末端使用数个第一串行选择开关，与另数个第二串行选择开关，以及另一个区块末端的一共同源极线CSL。而非两组第一串行选择开关，或两组第二串行选择开关，以及在一区块相反末端的此些共同源极线CSL，如图5与图6中结构奇与偶轮廓的奇页数与偶页面。与非门串行对应于存储单元的4个页面：页面Page0、页面Page1、页面Page2及页面Page3。与非门串行可以设置于三维阵列的同一层，并于四页面的区块末端共享一接地选择线GSL与一共同源极线CSL，以及是有各个的数个串行选择线(例如是串行选择线SSL0～SSL3)耦接于区块另一个末端的位线接触结构，如此些全局位线(全局位线BL-0、BL-1、BL-2、 BL-3)。串行通过此些第一串行选择开关(例如是第一串行选择开关730、731、732及733)连接至对应的此些全局位线BL-0～全局位线BL-3。串行通过此些第二串行选择开关(例如是第二串行选择开关740、741、742、743，又称为接地选择开关)连接至一共同源极线。一存储单元区块的数个与非门串行具有介于此些第一串行选择开关及此些第二串行选择开关的数个通道线，并且共享介于此些第一串行选择开关及此些第二串行选择开关的数个字线(例如是字线WL0～字线～WL1、…、字线WL(i-n-1)、字线WL(i-n)、…、字线WL(i)、…、字线WL(i+n)、字线WL(i+n+1)～字线WL63)。有关于描述一全局字线译码器(例如是全局字线译码器590)，一区域字线译码器，一此些区域字线驱动器(例如是区域字线驱动器566)，以及一全局字线驱动器(例如是第一全局字线驱动器511)，图5中此些合适的元件与图7中另一个三维存储器元件相似。另一三维存储器可以包括数个此些区域字线驱动器(未绘示)驱动此些存储单元的已选择子集合的组字线的各自的字线(例如是字线WL0～字线WL(i-n-1)、字线WL(i-n)、…、字线WL(i)、…、字线WL(i+n)、字线WL(i+n+1)～字线WL63)。此组此些区域字线驱动器包括此些区域字线驱动器的第一子集合以及此些区域字线驱动器的一第二子集合。此些区域字线驱动器的一第一子集合用以驱动字线的第一子集合(例如是第一子集合751)，且包括字线WL(i-n)、…、字线WL(i)、…以及字线WL(i+n)。此些区域字线驱动器的第二子集合用以驱动字线的第二子集合(例如是第二子集合752)，并且此些字线共享介于第一子集合及字线WL0之间(例如是字线WL0～字线WL(i-n-1))，与共享介于第一子集合及字线WL63之间(例如是字线WL(i+n+1)～字线WL63)。另一三维存储器可以包括数个全局字线(globalwordline)(未显示)，此些第一全局字线耦接于此些区域字线驱动器的第一子集合，以及此些区域字线驱动器的一第二子集合。存储器包括一全局字线驱动器(例如是第一全局字线驱动器511，如图5)用以驱动此些第一全局字线。一全局字线译码器(globalwordlinedecoder,GWLdecoder)(例如是全局字线驱动器590)通过已图案化导电层(patternedconductorlayer)的 连接件(例如是连接件595)，连接至此些全局字线驱动器。连接件可以携带一个或多个输出讯号至此些全局字线驱动器。区域字线译码器(localwordlinedecoder,LWLdecoder)(例如是区域字线译码器580)通过已图案化导电层的连接件，连接至此些区域字线驱动器(例如是此些区域字线驱动器560～571)，以连接电源讯号、偏压讯号、地址讯号及/或其他控制讯号至此些区域字线驱动器。有关于描述三维存储器的操作(如图5所示)，其包括页面偏压(表示如表1所表示的偏压)以用于另一三维存储器的操作，例如图7中独立双栅结构(IDG)(如图7所示)。第一轮廓图形包括此些区域及全局字线。图8绘示另一三维存储器的第一轮廓图形的区域及全局字线驱动器的存储单元区块的与非门串行的X-Y平面图。三维存储器也称为独立双栅结构(IDG)，结构在一区块末端使用数个第一串行选择开关，与另数个第二串行选择开关，以及另一个区块末端的一共同源极线CSL。而非两组第一串行选择开关，第二串行选择开关，以及在一区块相反末端的此些共同源极线CSL，如第5与6图中结构奇与偶轮廓的奇页数与偶页面。与非门串行对应于存储单元的4个页面：页面Page0、页面Page1、页面Page2及页面Page3。与非门串行可以设置于三维阵列的同一层，并于四页面的区块末端一共享接地选择线与一共同源极线CSL，以及是有各自的数个串行选择线(例如是串行选择线SSL0～SSL3)耦接于区块另一个末端的位线接触结构，如此些全局位线(全局位线BL-0、BL-1、BL-2、BL-3)。串行通过此些第一串行选择开关(例如是第一串行选择开关830、831、832、833)连接至对应的此些全局位线BL-0～BL-3。串行通过此些第二串行选择开关(例如是第二串行选择开关840、841、842、843，又称为接地选择开关)连接至一共同源极线。一存储单元区块的数个与非门串行具有介于此些第一串行选择开关及此些第二串行选择开关的数个通道线，并且共享介于此些第一串行选择开关及此些第二串行选择开关的数个字线(例如是字线WL0～字线WL(i-n-1)、字线WL(i-n)、…、字线WL(i)、…、字线WL(i+n)、字线WL(i+n+1)～字线WL63)。有关于描述一全局字线译码器(例如是全局字线译码器590)，一区域字线译码器(例如是区域字线译码器580)，一此些区域字线驱动器(例如 是区域字线驱动器566)，以及此些全局字线驱动器(例如是第一全局字线驱动器511及第二全局字线驱动器512)，图6中此些合适的元件与图8中另一个三维存储器元件相似。另一三维存储器可以包括数个此些区域字线驱动器(未绘示)驱动此些存储单元的已选择子集合的组字线的各自的字线(例如是字线WL0～字线～WL1、…、字线WL(i-n-1)、字线WL(i-n)、…、字线WL(i)、…、字线WL(i+n)、字线WL(i+n+1)～字线WL63)。此组此些区域字线驱动器包括此些区域字线驱动器的第一子集合以及此些区域字线驱动器的一第二子集合。此些区域字线驱动器的一第一子集合用以驱动字线的第一子集合(例如是第一子集合851)，且包括字线WL(i-n)、…、字线WL(i)、…以及字线WL(i+n)。此些区域字线驱动器的第二子集合用以驱动字线的第二子集合(例如是第二子集合852)，并且此些字线共享介于第一子集合及字线WL0之间(例如是字线WL0～字线WL(i-n-1))，与共享介于第一子集合及字线WL63之间(例如是字线WL(i+n+1)～字线WL63)。另一三维存储器可以包括数个全局字线(globalwordline)(未绘示)，此些第一全局字线耦接于此些区域字线驱动器的第一子集合，以及此些区域字线驱动器的第二子集合。存储器包括一第一全局字线驱动器(例如是第一全局字线驱动器511，如图6)驱动此些第一全局字线，及一第二全局字线驱动器(例如是第二全局字线驱动器512，如图6)驱动此些第二全局字线。一全局字线译码器(globalwordlinedecoder,GWLdecoder)(例如全局字线驱动器590，如图6)通过已图案化导电层(patternedconductorlayer)的连接件，连接至此些全局字线驱动器。连接件可以携带一个或多个输出讯号至此些全局字线驱动器。区域字线译码器(localwordlinedecoder,LWLdecoder)(例如区域字线译码器580，如图6)通过已图案化导电层的连接件，连接至此些区域字线驱动器，以连接电源讯号、偏压讯号、地址讯号及/或其他控制讯号至此些区域字线驱动器。有关于描述三维存储器的操作(如图6所示)，其包括页面偏压(如表2所表示偏压)以用于另一三维存储器的操作，例如图8中独立双栅结构(IDG)(如图8所示)。第二轮廓图形包括此些区域及全局字线。图9绘示采用图5及图7的电路执行页面擦除的时序图。此些存储单 元的一区块包括数个与非门串行。此些与非门串行的此些通道线共介于此些第一串行选择开关SSL及此些第二串行选择开关之间，以及数个与非门串行具有介于此些第一串行选择开关及此些第二串行选择开关的数个通道线，并且共享介于此些第一串行选择开关及此些第二串行选择开关的数个字线。一页面擦除循环开始；在时间T0之前，此些位线电压、此些已选择串行选择开关对于擦除程序、此些未选择串行选择开关对于抑制程序、此些字线、接地选择线、以及共同源极线的初始电压为0V。当时间在T0时，一低于通道侧电压的一控制电压VSSL(例如是-6V)施加至此些第一串行选择开关的一已选择子集合，并且在此些第一串行选择开关的数个末端产生一栅极感应集极漏电流(GIDL)。此些第一串行选择开关的末端产生一栅极感应集极漏电流支配着页面擦除操作程序，以及使通道侧电压VBL(＝+3.3V)施加至此些通道线。当施加控制电压时，数个位线连接至一已选择页面的不同层的此些通道线上，其中此些第一串行选择开关的已选择子集合可选择不同层的存储单元串行。当已选择子集合中此些第一串行选择开关将通道侧电压施加至此些通道线时，通道侧电压VBL(＝+3.3V)可施加至此些第一串行选择开关的未选择子集合。此些第二串行选择开关末端的此些通道线可采取浮接。举例来说，透过一第二串行选择开关，将通道侧电压VBL(＝+3.3V)施加至源极线上此些通道线以及此些第二串行选择开关。故此，在此些第二串行选择开关末端不会产生一栅极感应集极漏电流(GIDL)。透过耦接于此些第一串行选择开关的一未选择子集合的部分此些存储单元诱发隧穿作用。举例来说，当一通道侧电压VBL(＝+3.3V)施加至此些通道线上，且通道线耦接于已选择子集合中此些第一串行选择开关的未选择子集合。故此，此些第一串行选择开关的未选择子集合的此些第一串行选择开关将关闭，因此不会产生一栅极感应集极漏电流(GIDL)，以及此些通道线耦接于此些第一串行选择开关的未选择子集合也采用浮接，故此无产生栅极感应集极漏电流(GIDL)。随时间T0之后，时间T1，字线侧擦除电压(Vers＝-10V)将施加至已选择区块中此些组字线，以诱发耦接于此些字线及第一串行选择开关的已选择子集合的部分此些存储单元诱发隧穿作用，以擦除此些存储单元。当时 间在T2时，已选择区块的字些字线电压可降压至0V。当时间在T3时，页面擦除循环结束，及其他电压也降压至0V。当字线侧擦除电压(Vers＝-10V)将施加至已选择区块中此些组字线时，此些通道线连接至此些第一串行选择开关的未选择子集合，以耦接于此些字线。例如，此些通道线潜在的电压将取决于字线侧擦除电压及耦合率。一次级差异介于此些字线与通道线之间的潜在电压是具有擦除第一串行选择开关的未选择子集合的能力。图10绘示采用图6及图8的电路执行页面擦除的时序图。此些存储单元的一区块包括数个与非门串行。此些与非门串行的此些通道线共介于第一串行选择开关SSL及第二串行选择开关之间，以及数个与非门串行具有介于此些第一串行选择开关及此些第二串行选择开关的数个通道线，并且共享介于第一串行选择开关及第二串行选择开关的数个字线。一页面擦除循环开始；在时间T0之前，数个位线电压、此些已选择串行选择开关对于擦除程序、此些未选择串行选择开关对于抑制程序、数个字线、接地选择线、以及共同源极线的初始电压为0V。当时间在T0时，透过此些第一串行选择开关，将通道侧电压VBL(＝+3.3V)施加至一已选择区块的数个不同层的此些通道线上。在T0时，一低于通道侧电压的一控制电压VSSL(例如VSSL是-6V)施加至此些第一串行选择开关的一已选择子集合，并且在此些第一串行选择开关的数个末端产生一栅极感应集极漏电流(GIDL)。此些第一串行选择开关的末端产生一栅极感应集极漏电流支配着页面擦除操作程序，以及使通道侧电压VBL(＝+3.3V)施加至此些通道线。第二串行选择开关末端的此些通道线可采取浮接。举例来说，透过一第二串行选择开关，将通道侧电压VBL(＝+3.3V)施加至源极线上此些通道线以及第二串行选择开关。故此，在此些第二串行选择开关末端不会产生一栅极感应集极漏电流(GIDL)。透过耦接于此些第一串行选择开关的一未选择子集合的部分此些存储单元诱发隧穿作用。举例来说，当一通道侧电压VBL(＝+3.3V)施加至此些通道线上，且通道线耦接于已选择子集合中此些第一串行选择开关的未选择子集合。故此，此些第一串行选择开关的未选择子集合的此些第一串行选择开关将关闭，因此不会产生一栅极感应集极漏电流(GIDL)，以及此些通道线耦接于此些第一串行选择开关的未选择 子集合也采用浮接，故此无产生栅极感应集极漏电流(GIDL)。在时间点T0，字线侧抑制电压(wordline-sideinhibitvoltage)施加于此些字线的未选择子集合，以抑制耦接于此些字线的未选择子集合及此些第一串行选择开关的未选择子集合的部分此些存储单元诱发隧穿作用。在时间点T1，字线侧擦除电压(Vers＝-10V)施加与已选择页面的此些字线的一已选择子集合，以耦接于此些字线的一已选择子集合及此些第一串行选择开关的已选择子集合的部分此些存储单元诱发隧穿作用(例如是空穴隧穿)，以擦除此些存储单元。在时间点T2，字线的已选择子集合的电压可以回至0V。在时间点T3，页面擦除循环结束，其余电压也可以回至0V。当字线侧擦除电压(Vers＝-10V)将施加至已选择区块中此些组字线时，此些通道线连接至此些第一串行选择开关的未选择子集合，以耦接于此些字线。例如，此些通道线潜在的电压将取决于字线侧擦除电压及耦合率。一次级差异介于此些字线与通道线之间的潜在电压是具有擦除第一串行选择开关的未选择子集合的能力。图11绘示页面擦除操作的流程图。一控制器(例如是图1的集成电路100的状态机119)可以实现本流程的各种操作。控制器可以从外部源或内部源接收一页面擦除指令至存储单元。页面擦除指令可以指出在已选择区块及此些字线中，此些页面如数个存储单元可逻辑性地被选择擦除。页面擦除指令包括一参数，此参数指出哪些存储单元要被擦除。更进一步来说，逻辑地选择此些字线的数个作为此些字线的第一子集合。举例来说，页面擦除指令可以包括数个参数。此些参数指出字线的数量作为擦除耦接于此些字线的第一子集合及第一串行选择开关的已选择集合的部分这些存储单元，如图11的步骤可以说明。如图11，在步骤1110，透过此些第一串行选择开关(例如是串行选择开关530、531、532、533，如图5所示)，施加一通道侧电压(例如是3.3V)至数个存储单元的一已选择区块中数个不同层的通道线上。步骤1120，一低于通道侧电压的一控制电压VSSL(例如是-6V)施加至此些第一串行选择开关的一已选择子集合，并且在此些第一串行选择开关的数个末端产生一栅极感应集极漏电流(GIDL)。此些第一串行选择开关的末端产生一栅极感应集极漏电流支配着页面擦除操作程序，以及使通道侧电压VBL(＝+3.3V) 施加至此些通道线。如图11中，在步骤1130，此些第二串行选择开关末端的此些通道线可采取浮接。举例来说，透过一第二串行选择开关，将通道侧电压VBL(＝+3.3V)施加至源极线上此些通道线以及此些第二串行选择开关。故此，在此些第二串行选择开关末端不会产生一栅极感应集极漏电流(GIDL)。透过耦接于此些第一串行选择开关的一未选择子集合的部分此些存储单元诱发隧穿作用。举例来说，当一通道侧电压VBL(＝+3.3V)施加至此些通道线上，且通道线耦接于已选择子集合中此些第一串行选择开关的未选择子集合。故此，此些第一串行选择开关的未选择子集合的此些第一串行选择开关将关闭，因此不会产生一栅极感应集极漏电流(GIDL)，以及此些通道线耦接于此些第一串行选择开关的未选择子集合也采用浮接，故此无产生栅极感应集极漏电流(GIDL)。如图11，步骤1150，此些存储单元中一区块的第一轮廓图形的区域及全局字线驱动器(如图5所示)；字线侧擦除电压(Vers＝-10V)施加于已选择页面的此些字线，以使耦接于此些字线及此些第一串行选择开关的已选择子集合的部分此些存储单元诱发隧穿作用(例如是空穴隧穿)，以擦除此些存储单元。另外，如图11，步骤1150，此些存储单元中一区块的第二轮廓图形的区域及全局字线驱动器(如图6所示)；字线侧擦除电压(Vers＝-10V)施加于已选择页面的此些字线，以耦接于此些字线及此些第一串行选择开关的已选择子集合的部分此些存储单元诱发隧穿作用(例如是空穴隧穿)。字线侧抑制电压(wordline-sideinhibitvoltage)施加于此些字线的未选择子集合，以抑制耦接于此些字线的未选择子集合及此些第一串行选择开关的未选择子集合的部分此些存储单元诱发隧穿作用。步骤顺序可以不同于图11的步骤顺序。举例来说，步骤1130及步骤1140可以执行于步骤1110及1120之前。页面擦除操作已经以闪存描述实施例。此些操作亦可以适用于其他各种型式的存储器，包括二维与非门闪存、三维与非门闪存、或非门闪存(NORflashmemory)、一次性程序存储器(OneTimeProgram,OTP)。综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定 本发明。本发明所属
技术领域：
中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。当前第1页1 2 3