技术领域本发明涉及集成电路技术领域，具体涉及一种控制电路、移位寄存器单元、栅极驱动电路及显示装置。
背景技术：
阵列基板行驱动(GatedriverOnArray，GOA)技术作为新技术的代表，是将行扫描驱动电路集成在阵列基板上，以去掉行扫描驱动集成电路，从而节省材料并且减少工艺步骤，达到降低产品成本的目的。然而，现有的行行扫描驱动电路中，行扫描信号的输出端会在很大一部分电路时序中都处于浮接状态。在此状态下，GOA输出的行扫描信号很容易受其他信号的耦合影响而产生不稳定的情况，从而影响行扫描驱动电路的输出性能。现有技术中一种常见的移位寄存器单元中，信号输出端的控制端所连接的节点(以下称该节点为PU)为高电平时，信号输出端会输出一个移位高电平的脉冲信号。为了避免信号输出端在一帧内多次输出高电平，需要在信号输出端输出移位高电平的脉冲信号之后将该节点PU进行一次复位，将该节点PU置为低电平。但是在CLK驱动中，本行驱动完毕，在其他行驱动时，本行的PU点容易受到CLK与信号输出端之间的开关管内置电容耦合的影响，PU点的电压会随着CLK的脉冲信号的变化而变化，如图1所示，在CLK为高电平的脉冲信号时，PU点的电压也会有一定幅度的上升，若上升幅度较小则对信号输出端无影响，但是上升幅度较大时，或者在CLK与信号输出端之间的开关管的基准导通电压为负值时，使得信号输出端也会有高电平脉冲信号输出，造成显示异常。
技术实现要素：
针对现有技术中的缺陷，本发明提供了一种控制电路、移位寄存器单元、栅极驱动电路及显示装置，避免了因PU点电压不稳导致的显示异常的问题。第一方面，本发明提供一种控制电路，，所述控制电路用于对所在移位寄存器单元中的上拉节点和/或信号输出端的电平进行控制；所述控制电路连接所在移位寄存器单元中的上拉节点、信号输出端和电压公共端，适于在第一移位寄存器单元的信号输出端的电平为第一电平时，控制所在移位寄存器单元中的上拉节点和/或信号输出端的电平与所述电压公共端的电平相同。可选的，所述控制电路包括第一晶体管、第二晶体管和第三晶体管；所述第一晶体管的源极和漏极中的一个电极以及栅极与信号输出端相连，所述第一晶体管的源极和漏极中的另一个电极与所述第二晶体管的栅极相连，所述第二晶体管的源极和漏极中的一个电极与所述上拉节点和/或信号输出端相连，所述第二晶体管的源极和漏极中的另一个电极与所述电压公共端相连，所述第三晶体管的栅极与所述信号输出端相连，所述第三晶体管的源极和漏极中的一个电极与所述电压公共端相连，所述第三晶体管的源极和漏极中的另一个电极与所述第二晶体管的栅极相连。可选的，所述控制电路还包括第四晶体管；所述第四晶体管的源极和漏极中的一个电极以及栅极与所述信号输出端相连，所述第四晶体管的源极和漏极中的另一个电极与所述第一晶体管的源极和漏极中的一个电极以及栅极相连。第二方面，本发明还提供了一种移位寄存器单元，包括：上述的控制电路。第三方面，本发明还提供了一种栅极驱动电路，包括如上述的移位寄存器单元。可选的，多个所述移位寄存器单元级联。可选的，除第一级移位寄存器单元之外，每个移位寄存器单元的信号输入端连接上一级移位寄存器单元的信号输出端，每个移位寄存器单元的复位端连接下一级移位寄存器单元的信号输出端。可选的，所述栅极驱动电路还包括第一信号控制线和第二信号控制线，奇数级移位寄存器单元中的第四晶体管的源极和漏极中的一个电极、所述第一晶体管的源极和漏极中的一个电极以及栅极与所述第一信号控制线相连；偶数级移位寄存器单元中的第四晶体管的源极和漏极中的一个电极、所述第一晶体管的源极和漏极中的一个电极以及栅极与所述第二信号控制线相连。第四方面，本发明还提供了一种驱动如上述的栅极驱动电路的方法，包括：在时钟端的时钟信号为低电平的第一阶段内，向信号输入端接入有效电平，以使所述上拉节点处的电位上拉；在所述第一阶段之后所述时钟端的时钟信号为高电平的第二阶段内，停止向所述信号输入端接入有效电平，以使信号输出端处的电位上拉。第五方面，本发明还提供了一种显示装置，包括如上述的栅极驱动电路。由上述技术方案可知，本发明提供的一种控制电路、移位寄存器单元、栅极驱动电路及显示装置，在第一移位寄存器单元的信号输出端OUTPUT的电平为高电平时，其他移位寄存器单元上的控制电路控制所在移位寄存器单元的上拉节点PU和/或信号输出端OUTPUT的电平与电压公共端VSS的电平相同，避免了因PU点电压不稳导致的显示异常的问题。附图说明图1为现有技术中的一种移位寄存器单元中时钟端与上拉节点PU的电位变化图；图2为现有技术中的一种移位寄存器单元的电路示意图；图3为对图2中的移位寄存器单元驱动时关键信号和节点的电位变化图；图4为本发明一实施例提供的移位寄存器单元的结构示意图；图5为本发明一实施例提供的移位寄存器单元中时钟端与上拉节点PU的电位变化图；图6为本发明一实施例提供的移位寄存器单元的电路示意图；图7为本发明一实施例提供的栅极驱动电路中各移位寄存器单元中控制电路的级联示意图；图8为本发明一实施例提供的栅极驱动电路中各移位寄存器单元中的GOA单元的级联示意图。具体实施方式下面结合附图，对发明的具体实施方式作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。现有的一种移位寄存器单元的结构可以参考图2，包括M5-M13共9个N型晶体管以及一个电容C1，并具有多个输入端CLK，VDD、INPUT、RESET和VSS，对图1中的移位寄存器单元的驱动过程可以参考图3，在整个驱动过程中，在输入端CLK上施加时钟信号，在输入端VDD上施加高电平，在VSS上施加低电平；在其他信号输入端INPUT和RESET上则在不同阶段分别施加一个高电平脉冲信号，具体来说：在第一阶段S1，在信号输入端INPUT上施加高电平，在输入端RESET上施加低电平，此时晶体管M12导通，上拉节点PU被拉高，此时晶体管M5和晶体管M7也导通；由于此时输入端CLK上施加低电平，信号输出端OUTPUT为低电平，此时不输出高电平；由于晶体管M7的导通，导致节点PD为低电平(晶体管M7的沟道宽长比大于晶体管M9的沟道宽长比，即晶体管M7的下拉能力强)，从而使得晶体管M11和M13均关断，另外由于输入端RESET施加低电平，晶体管M10和M6也关断；由于晶体管M9的栅极和源极短接，均连接输入端VDD，则晶体管M9在各个阶段一直导通，以下不再说明；在第二阶段S2，在信号输入端INPUT和RESET上均施加低电平，此时晶体管M5和M7继续导通，除晶体管M9之外的其他各个晶体管均关断，由于此时输入端CLK为高电平，信号输出端OUTPUT输出高电平。另外由于电容C1的第二端接入高电平，导致上拉节点PU的电压发生跳变。在第三阶段S3，在信号输入端INPUT上施加低电平，使得晶体管M12关断；同时在输入端RESET上施加高电平，此时晶体管M6、M8和晶体管M10均导通，导致节点PU以及输出端OUT的电压被拉低，上拉节点PU的电压拉低导致晶体管M7的关断，使得节点PD的电压升高，从而导致晶体管M13和M11导通，且在此之后，上拉节点PU一直保持低电平，从而导致晶体管M7、M11和M13持续导通，从而形成对上拉节点PU的加强复位。但是在第三阶段S3过后，在CLK驱动与该移位寄存器单元级联的下一级移位寄存器单元时，本级移位寄存器单元的上拉节点PU为漂浮状态，容易受到CLK与信号输出端OUTPUT之间的开关管内置电容耦合的影响，上拉节点PU点的电压会随着CLK的脉冲信号的变化而变化，如图1所示，在CLK为高电平的脉冲信号时，上拉节点PU点的电压也会有一定幅度的上升，若上升幅度较小则对信号输出端无影响，但是上升幅度较大时，或者在CLK与信号输出端之间的开关管的基准导通电压为负值时，使得本级移位寄存器单元的信号输出端OUTPUT也会有高电平脉冲信号输出，造成显示异常。为了解决这样的问题，本发明的一个方面提供了一种控制电路，上述控制电路用于对所在移位寄存器单元中的上拉节点和/或信号输出端的电平进行控制，下述实施例中的说明及附图均以控制电路控制所在移位寄存器单元的上拉节点PU的电平进行详细说明，当然与上拉节点PU点相连接的端也可以与信号输出端OUTPUT相连，或者是与两者均相连，本实施例不再进行一一举例说明。图4为移位寄存器单元的结构示意图，其中所述控制电路连接所在移位寄存器单元中的上拉节点PU、信号输出端OUTPUT和电压公共端VSS，适于在第一移位寄存器单元的信号输出端OUTPUT的电平为第一电平时，控制所在移位寄存器单元中的上拉节点PU和/或信号输出端OUTPUT的电平与所述电压公共端VSS的电平相同。可理解的是，上述第一电平为高电平，电压公共端VSS的电平为低电平，也可以理解为在第一移位寄存器单元的信号输出端OUTPUT为高电平时，通过在每一移位寄存器单元上设置控制电路，使得与第一移位寄存器单元级联的其他移位寄存器单元的上拉节点PU和/或信号输出端OUTPUT的电平为低电平，抑制了其他移位寄存器单元的输出，也就是说在本级移位寄存器单元的信号输出端OUTPUT输出高电平之后，其他级移位寄存器单元的信号输出端OUTPUT输出高电平时，本级移位寄存器单元中上拉节点PU和/或信号输出端OUTPUT的电平不会受CLK的影响，因此本级的移位寄存器单元的信号输出端OUTPUT的电平为低电平，不会出现显示装置显示异常的问题。下面对上述实施例中的控制电路的电路结构进行详细说明，如图5所示，所述控制电路包括第一晶体管M1、第二晶体管M2和第三晶体管M3；所述第一晶体管M1的源极和漏极中的一个电极以及栅极与信号输出端OUTPUT相连，所述第一晶体管M1的源极和漏极中的另一个电极与所述第二晶体管M2的栅极相连，所述第二晶体管M2的源极和漏极中的一个电极与所述上拉节点PU和/或信号输出端OUTPUT相连，所述第二晶体管M2的源极和漏极中的另一个电极与所述电压公共端VSS相连，所述第三晶体管M3的栅极与所述信号输出端相连，所述第三晶体管M3的源极和漏极中的一个电极与所述电压公共端相连，所述第三晶体管M3的源极和漏极中的另一个电极与所述第二晶体管M2的栅极相连。由此，实现了通过本级移位寄存器单元中的上拉节点PU在信号输出端OUTPUT输出高电平时，上拉节点PU点不受信号输出端OUTPUT的电平的控制。但是为了实现其他级控制电路对所在移位寄存器单元中的上拉节点PU和/或信号输出端OUTPUT的电平进行控制，本实施例中的控制电路还包括第四晶体管M4；所述第四晶体管M4的源极和漏极中的一个电极以及栅极与所述信号输出端OUTPUT相连，所述第四晶体管M4的源极和漏极中的另一个电极与所述第一晶体管M1的源极和漏极中的一个电极以及栅极相连。具体如何对其他级移位寄存器单元中的上拉节点PU和/或信号输出端OUTPUT的电平进行控制在后文进行描述。在信号输出端OUTPUT的电平为低电平时，第三晶体管M3和第四晶体管M4关闭，而第一晶体管M1和第四晶体管M4的相连接端为与因CLK为高电平时其他级移位寄存器的高电平端，这样就会使得第一晶体管M1和第二晶体管M2导通，上拉节点PU点的电压与电压公共端VSS的电压相同，因此本级的移位寄存器单元中的上拉节点PU点的电平不会受CLK的影响，因此本级移位寄存器单元的信号输出端OUTPUT不会有输出电平。上拉节点PU点的电位不会受CLK的影响，具体如图6所示，也可以理解为信号输出端OUTPUT的输出不会受CLK的影响，因此避免出现显示异常的问题。本发明实施例还提供了一种移位寄存器单元，包括：上述的控制电路。本发明还提供了一种栅极驱动电路，为了方便说明，本实施例中的每一移位寄存器单元可以理解为包括控制电路以及与控制电路相连的GOA单元，具体的，控制电路连接所述GOA单元的上拉节点PU、信号输出端OUTPUT和电源输入端VSS，其中，多个移位寄存器单元级联。为了清楚表示多个移位寄存器单元的级联关系，其中图7中示出了各移位寄存器单元中的控制电路的连接关系，图8中示出了各移位寄存器单元中的GOA单元的连接关系。在图8中，除第一级移位寄存器单元之外，每个移位寄存器单元的信号输入端INPUT连接上一级移位寄存器单元的信号输出端OUTPUT，每个移位寄存器单元的复位端RESET连接下一级移位寄存器单元的信号输出端OUTPUT。另外，奇数级移位寄存器单元的CLK相同，均为CLK1；偶数级移位寄存器单元的CLK相同，均为CLK2。CLK1和CLK2的电平相反。在图7中，所述栅极驱动电路还包括第一信号控制线L1和第二信号控制线L2，奇数级移位寄存器单元中的第四晶体管M4的源极和漏极中的一个电极、所述第一晶体管M1的源极和漏极中的一个电极以及栅极与所述第一信号控制线L1相连；偶数级移位寄存器单元中的第四晶体管M4的源极和漏极中的一个电极、所述第一晶体管M1的源极和漏极中的一个电极以及栅极与所述第二信号控制线L2相连。下面对上述栅极驱动电路中移位寄存器单元中的控制电路的控制原理进行详细说明。如图7所示，下面仅以包括四个移位寄存器单元的栅极驱动电路中的控制电路的控制原理进行详细说明，当然本实施例并不限定移位寄存器单元的个数，另外本实施例中以控制电路仅对上拉节点PU点的电平进行控制进行说明，当然也可以对信号输出端OUTPUT的电平进行控制，或者是对两者的电平均进行控制，本实施例仅对上拉节点PU点的电平进行控制进行举例说明，当然具体控制电路对哪一点进行控制，只需要将第二晶体管M2中与上拉节点PU点相连的这一点与想要控制的点连接即可。在GOA单元1的信号输出端OUTPUT的输出电平OUT1为高电平时，第三晶体管M3导通，第四晶体管M4导通，使得第一信号控制线L1的电压为高电压，同时第一晶体管M1也导通，由于第三晶体管M3导通，使得第二晶体管M2的栅极的电压为电压公共端的电压VSS相同，第二晶体管M2闭合，第一级移位寄存器单元中的PU点的电压不受影响，依然为高电平，由于第一信号控制线L1的电压为高电压，因此第三级移位寄存器单元中的第一晶体管M1导通，第二晶体管M2导通，使得第三级移位寄存器单元中的上拉节点PU与电压公共端的电压VSS相同，避免了第三级移位寄存器单元的上拉节点PU因CLK1为高电平导致OUT3输出高电平，影响显示的问题；另外由于奇数级移位寄存器单元的CLK1与偶数级移位寄存器单元的CLK2的电平相反，并且第二级移位寄存器单元OUT2以及第四级移位寄存器单元OUT4均输出低电平，因此也不会使得第二级移位寄存器单元中的第四晶体管M4或第二级移位寄存器单元中的第四晶体管M4导通而使得第二信号控制线L2的电压为高电压，而影响所在移位寄存器单元的上拉节点PU电的电压，同时偶数级移位寄存器单元的CLK2为低电平，也会使得偶数级移位寄存器单元的上拉节点PU点的电压为低电平，因此避免了第二级移位寄存器单元OUT2和第四级移位寄存器单元OUT4输出高电平。本发明实施例还提供了一种驱动上述的栅极驱动电路的方法，包括以下步骤：在时钟端的时钟信号为低电平的第一阶段内，向信号输入端接入有效电平，以使所述上拉节点处的电位上拉；在所述第一阶段之后所述时钟端的时钟信号为高电平的第二阶段内，停止向所述信号输入端接入有效电平，以使信号输出端处的电位上拉。本发明实施例还提供了一种显示装置，包括上述的栅极驱动电路。本实施例中的显示装置可以为：电子书、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。本发明的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。