多供应双端口寄存器组的制作方法

本披露涉及一种多供应双端口寄存器组以及尤其是被适配用于在不同的电源域之间的先入先出队列(FIFO)用途的多供应双端口寄存器组。

背景技术：

图1示出了经由接口14耦接的两个域10、12的简图。每个域10、12可以包括电子电路，该电子电路可以是模拟电路或数字电路。例如，第一域10可以是处理器，而第二域12可以是片上系统(SoC)，该片上系统是在该处理器周围构建的并且被设计成与该处理器一起工作。这两个域10、12可以在不同的电压电平下运行。例如，该第一域可以在0.7伏特(V)的电压电平下运行，而该第二域可以在0.8V的电压电平下运行。此外，这两个域10、12可以在不同的频率下运行。例如，第一域10作为处理器域可以在1.5千兆赫兹(GHz)的较高频率下运行，而该第二域(其为SoC)可以在500兆赫兹(MHz)的较低频率下运行。此外，第一域10和第二域12可以在不同的电源域中。如果第一域和第二域10、12可以各自10、12选择性地关断或者如果一个域10、12的供应电压没有与另一个域10、12的供应电压连接(或短路)，则它们可以在不同的电源域中。相应地，这两个域10、12可以供应有相同的电压电平但是保持为两个独立的电源域。

如在图1中示出的，这些电源域10、12各自耦接至接口14。双向的接口14包括第一单向接口14a和第二单向接口14b。尽管在图1中示出了双向接口，可以替代性地使用任何单向接口14a、14b。接口14可以用于在这些域10、12之间传递数据。双向接口14或单向接口14a、14b可以是寄存器组，例如双端口寄存器组、电桥或先进先出队列(FIFO队列)等。第一域10可以将数据供应至第一单向接口14a(例如通过将数据写入至接口14a)，并且第二域12可以从接口14a读出数据。接口14a可以使电压、时钟或电源域能够交叉，由此在与第二域12不同的电压或时钟频率下运行、或在与第二域12不同的电源域中的第一域10的数据可以被供应至第二域12，并且反之亦然。接口14a因此可以促成在电源、时钟或电源域之间的域交叉。

图2示出了经由接口14a电耦接的这两个域10、12的简图。接口14a包括多个数据元件16a-16d(在本文中共同地仅由数字指代)、多路复用器18、电压电平移位和电源隔离单元20、写入控制逻辑22和读出控制逻辑23。第一域10的数据利用写入控制逻辑22被写入至接口14a并且通过第二域12利用读出控制逻辑24从接口14a中读出。

第一域10将待发送至第二域12的数据输出至写入控制逻辑22。写入控制逻辑22将该数据提供至该多个数据元件16中的一个或多个数据元件。例如，每个数据元件16可以是触发器并且可以从写入控制逻辑22接收一个数据位并且存储该位。之后，由该多个数据元件16存储的这些位被输出至该多路复用器。应注意的是，尽管在图2中示出了多个数据元件16，也可以仅使用一个数据元件。写入控制逻辑22还可以从读出控制逻辑24接收读指针信号26并且向读出控制逻辑24发送写指针信号28。可以使用读指针信号26和写指针信号28使数据读出和写入的定时同步和/或表明在该多个数据元件16之一中的这些位的存储顺序的布置。

读出控制逻辑24将选择信号30输出至多路复用器18。基于选择信号30，多路复用器18将来自数据元件16的经选择的数据位输出至电压电平移位器和电源隔离单元20。电压电平移位器和电源隔离单元20将所选择的数据位的电压电平修改为与第二域12的电压电平相符。例如，如果第一域的电压电平是0.7V，而第二域12的电压电平是0.8V，则电压电平移位器和电源隔离单元20将电压电平被修改的数据位输出至第二域12。继续该示例，所输出的数据位的电压电平是0.8V并且与第二域12一致。电平移位使接口14的运行变慢并且在这两个域10、12之间的数据传递中引入延迟。

应注意的是，数据的电压电平从第一域10的电压电平到第二域12的电压电平的移位增加了通过接口14a的数据传递的等待时间。在替代实现方式中，电压电平移位器和电源隔离单元20可以在该多个数据元件16与多路复用器18之间的数据路径中。然而，由于多个数据位在被提供至多路复用器18之前各自移位了电压电平的事实，那样会引起接口14a电路的尺寸增加。

令人期望的是具有在多个隔离电源域(例如在不同的电压或频率下运行的多个电源域)之间提供高效数据传递的接口。

技术实现要素：

披露了一种双端口寄存器组，该双端口寄存器组用于在第一域(写入域)与第二域(读出域)之间传递数据。该写入域可以包括电路，该电路在指定的电压和频率下运行并且可以与该读出域电隔离，该读出域可以在不同的电压和频率下运行。该双端口寄存器组使频率和电压能够交叉，由此数据在该双端口寄存器组上在不同的频率和电压/电源域处运行的这两个域之间流通。该双端口寄存器组使数据能够高效传递，而没有专用的电压电平移位器、电源隔离或频率同步。

该双端口寄存器组包括存储器单元，该存储器单元电耦接至该写入域和该读出域。该存储器单元用于存储在这两个域之间流通的数据。该存储器单元具有许多写入域电节点。这些写入域电节点电连接至该写入域。为了将数据写入至该存储器单元，该写入域将电压供应至这些电节点。所供应的电压具有与该写入域的工作电压一致的电平。类似地，该存储器单元具有电耦接至该读出域的许多读出域电节点。为了将数据读出至该存储器单元，该读出域将电压供应至这些电节点，由此所供应的电压具有与该读出域的工作电压一致的电平。

附图说明

图1示出了经由接口耦接的两个域的简图。

图2示出了经由接口耦接的这两个域的简图。

图3示出了双端口寄存器组的电路简图。

具体实施方式

图3示出了双端口寄存器组40的电路简图。双端口寄存器组40包括八晶体管(8-T)位单元42和预充电晶体管44，该八晶体管位单元和该预充电晶体管电耦接。8-T位单元42包括四晶体管(4-T)静态存储器单元46(下文中为存储器单元46)、第一写入存取晶体管48、第二写入存取晶体管50和读出端口52，该读出端口包括堆叠的第一读出晶体管54和第二读出晶体管56。

存储器单元46包括交叉耦接的第一反相器58和第二反相器60。图3示出了交叉耦接的反相器58、60的内部晶体管的配置。第一反相器58包括p沟道晶体管66和n沟道晶体管68。p沟道晶体管66和n沟道晶体管68的栅极电耦接至存储器单元46的第二节点64。n沟道晶体管68的漏极和p沟道晶体管66的漏极电耦接至存储器单元46的第一节点62。p沟道晶体管66的源极电耦接至存储器单元基准电压节点70，并且n沟道晶体管68的源极电耦接至阵列接地节点72。

第二反相器60也包括p沟道晶体管74和n沟道晶体管76。p沟道晶体管74和n沟道晶体管76的栅极均电耦接至存储器单元46的第一节点62。n沟道晶体管76的漏极和p沟道晶体管74的漏极电耦接至存储器单元46的第二节点64。p沟道晶体管74的源极电耦接至存储器单元基准电压节点70，而n沟道晶体管76的源极电耦接至阵列接地节点72。

第一写入存取晶体管48的源极端子电耦接至写入位线(WBL)78，并且第一写入存取晶体管48的漏极端子电耦接至静态存储器单元46的第一节点62。此外，第二写入存取晶体管50的源极端子电耦接至互补写入位线(WBLB)80，并且第二写入存取晶体管50的漏极端子电耦接至静态存储器单元46的第二节点64。写入存取晶体管48、50的栅极端子分别电耦接至使得能够将数据写入至静态存储器单元46的写入字线(WWL)82。

第一读出晶体管54的漏极电耦接至读出位线(RBL)84，并且第一读出晶体管54的源极电耦接至第二读出晶体管56的漏极。第二读出晶体管56的源极在另一方面连接至读出端口接地端子86。第一读出晶体管54的栅极电耦接至读出字线(RWL)88，并且第二读出晶体管56的栅极电耦接至存储器单元46的第二节点64。

预充电晶体管44(其为p沟道晶体管)在其漏极电耦接至RBL 84。预充电晶体管44的源极电耦接至用于感测RBL 84的电压的感测节点90。预充电晶体管44的栅极电耦接至栅极驱动节点92。

WBL 78和WBLB 80各自分别电耦接至第一域10的第一电源供应节点100和第二电源供应节点102。此外，RWL 88和RBL 84各自分别电耦接至第二域12的第一电源供应节点104和第二电源供应节点106。此外，预充电晶体管44的感测节点90和栅极驱动节点92各自分别电耦接至第二域12的第三电源供应节点108和第四电源供应节点110。

图3的双端口寄存器组40用于使电源域能够在将数据写入至双端口寄存器组40的第一域10与将数据从双端口寄存器组40读出的第二域12之间交叉。隔离了将数据写入至双端口寄存器组40和将数据从双端口寄存器组40读出的不同电源域。

此外，存储器单元46和这两个写入存取晶体管48、50在电源供应的意义上与该存储器周围的其余部分隔离。在存储器单元基准电压节点70处提供的存储器单元基准电压(V单元)可以高于第一域10或第二域12的基准电压。这是因为存储器单元46可能需要比由第一域10(读出域)或第二域12(写入域)提供的电压更高的最小电压来运行。然而，V单元还可以是第一域10的第三电源供应节点。

WBL 78和WBLB 80均由第一域10的分别为第一电源供应节点100和第二电源供应节点102驱动。无论是否断言或解除断言，WBL 78或WBLB 80的电压电平都由第一域10的电压电平指定并且与第一域10的电压电平一致。在替代安排中，WBL 78和WBLB 80还可以与V单元供应电压耦接，而存储器周围的用于写入操作的其余部分与第一电源域10耦接。

为了将数据(即，位)写入至静态存储器单元46，首先断言WWL 82。作为结果，第一写入存取晶体管48和第二写入存取晶体管50接通，因此将静态存储器单元46的第一节点62连接至WBL 78并且将静态存储器单元46的第二节点64连接至WBLB 80。WBL 78承载将要写入至静态存储器单元46并且当将要写入逻辑一时断言并且当将要写入逻辑零时解除断言的数据。相反，WBLB 80被设定为WBL 78的补数并且当将要写入逻辑一时解除断言并且当将要写入逻辑零时断言。

例如，如果要将逻辑一写入至存储器单元46并且第一域的电压电平是0.7V，则在第一电源供应节点100处的电压电平被设定至0.7V以断言WBL 78，并且在第二电源供应节点102处的电压电平被设定为0V。因为在WWL 82被断言时，存储器单元46的第二节点64电耦接至WBLB 80，在第二节点64处的电压电平将是0V。因此，第一反相器58的p沟道晶体管66导通，并且在存储器单元46的第一节点62处的电压电平采取在存储器单元基准电压节点70处供应的V单元电压。相应地，存储器单元46将在与第一域10不同的域中。

为了读出被存储在存储器单元46中的位，第二域12的第一电源供应节点104的电压电平被设定为第二域12的基准电压，因此使读出端口52的第一读出晶体管54导通。进一步地，第二电源供应节点106的电压电平被设定为第二域12的基准电压，从而对RBL 84进行预充电。

如果逻辑一被存储在存储器单元46中，则存储器单元46的第二节点64接地，并且相应地，第二读出晶体管56关断。虽然第二读出晶体管56关断，RBL 84保持在第二域12的基准电压下预充电。当第三电源供应节点108的电压电平被设定为第二域12的基准电压时，预充电晶体管44关断，并且在第四电源供应节点110处感测第二域12的基准电压。在第四电源供应节点110处感测到基准电压表示逻辑一被存储在存储器单元46中。

相反地，如果逻辑零被存储在存储器单元46中，则在存储器单元46的第二节点处的电压电平将是存储器单元46的基准电压(V单元)。相应地，读出端口52的第二读出晶体管56将接通，并且RBL 84开始放电并且在当前情境下将继续对地放电。相应地，当第三电源供应节点108的电压电平被设定为第二域12的基准电压时，预充电晶体管44关断，并且在第四电源供应节点110处感测RBL 84处的较低电压电平。在第四电源供应节点110处感测到减小的电压(使用常规感测放大器)或零电压(使用常规反相器级)表示逻辑零被存储在存储器单元46中。

图3的电源供应配置确保了隔离第一域10(读出域)和第二域12(写入域)并且防止了域交叉。通过根据第一域10的基准电压和在第一域10的工作频率下驱动第一功率供应节点100和第二功率供应节点102，第一域10将数据写入至存储器单元46。此外，通过根据第二域12的基准电压和在第二域12的工作频率下驱动第二域12的第一功率供应节点104、第二功率供应节点106和第三功率供应节点108，第二域12从存储器单元46读出数据。进一步地，存储器单元46在与第一域10和第二域12隔离的电源域中。

以上所描述的各个实施例可以被组合以提供进一步的实施例。在本说明书中引用的和/或在申请数据表中列举的所有美国专利、美国专利申请公开、美国专利申请、外国专利、外国专利申请和非专利公开通过引用而完全并入于此。如果有必要，可以对实施例的各方面进行修改，以采用各专利、申请和公开的概念来提供更进一步的实施例。

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