用于在寄存器传送级对集成电路的性能进行估算的系统的制作方法

专利名称：用于在寄存器传送级对集成电路的性能进行估算的系统的制作方法
技术领域：
本发明涉及一种用于估算半导体集成电路的性能的系统，更具体地说，涉及一种用于在寄存器传送级估算集成电路的性能的系统，其中，在寄存器传送级的逻辑描述阶段，对集成电路的面积和时延进行估算。
背景技术：
随着硬件描述语言(缩写为“HDL”)的日益盛行，已经存在一种标准化的设计技术，其中，在寄存器传送级(缩写为“RTL”)创建集成电路的逻辑描述，然后进行逻辑验证，然后再通过使用自动设计工具，进行逻辑综合、布局和布线。
此外，在半导体工艺中的深亚微米已经对集成电路的工作速度造成了显著的互连延迟的影响。考虑到这一点，在物理设计阶段之前确定具体的互连延迟已经存在一种盛行的设计技术，其中，从设计的开始考虑到物理设计，提高时序的收敛性。在这种情况下，在设计的开始，需要用于在物理设计之后对芯片面积或者时序进行估算的技术。在许多情况下，已经试探性地进行了逻辑综合。结果，已经通过使用门级的网表来进行估算。
同时，需要花费许多时间来进行逻辑综合。而且，难以使逻辑综合的结果和RTL逻辑描述相互对应。从这一观点来看，已经依据RTL逻辑描述，对集成电路的性能直接进行了估算和评估。这是因为与在下游端的(downstream)设计阶段的测量相比，通过依据在RTL设计阶段的性能评估来提高的RTL逻辑描述的质量，使用显著减少的数量的工时，就可以改进集成电路的性能。
通常，用于进行逻辑综合的逻辑库包括合成单元(composite cell)，把具有降低布线(route)和门的数量的效果的“与”门和“或”门相互组合。此外，依据针对时序“回转(slew)”的设计规则，由进行逻辑综合的工具将缓冲器插入到具有高扇出或者长距离布线的信号(signal)。
在0.13μm到0.10μm的半导体工艺的深亚微米的过程中，互连延迟的不利影响变得较显著。因此，已经需要考虑到这样的不利影响对性能进行估算。
然而，已经出现以下两个问题一个问题是具有简单结构的2个输入端的“与非”和2个输入端的“或非”、“非”门等仅仅被看作可以用于逻辑优化的器件模型(device model) 以及，另一个问题是依赖于RTL逻辑描述，对性能进行评估，而不存在针对高扇出的信号而采用的测量。结果，在互连延迟的不利影响变得显著的深亚微米的工艺中，降低了估算的准确性。

发明内容
考虑到以上所描述的问题，本发明的主要目的是提出一种用于在寄存器传送级对集成电路的性能进行估算的系统，其中，可以按照较高的准确性对集成电路的性能进行估算，此外，通过考虑定时约束(timingrestriction)、设计规则、以及包括在库中的诸如合成单元的单元种类而同时与RTL逻辑描述保持对应，对性能进行估算，可以改进RTL逻辑描述的质量。
本发明提出了一种用于在寄存器传送级对集成电路的性能进行估算的系统，其中依据集成电路的寄存器级的逻辑描述，对集成电路的性能进行估算，所述的系统包括库，用于存储对集成电路进行配置的器件模型；RTL描述输入装置，用于输入逻辑描述，并且创建针对描述中的每一信号的替代部分的对应关系(correspondence) 语法分析装置，用于依据逻辑描述，创建语法分析树；不变属性设置装置，用于设置针对已经由RTL描述输入装置创建了其对应关系的语法分析树中的信号的不变属性；部分电路综合装置，用于对在语法分析树中、除了具有不变属性的信号之外的部分电路进行优化，从而对在库中的器件模型进行分配；不变部分优化装置，用于插入缓冲器，以便满足针对具有不变属性的信号的设计规则；性能计算装置，用于计算集成电路的性能；以及显示装置，用于显示性能计算和逻辑描述的结果。
因此，考虑到定时约束、设计规则、以及包括在诸如合成逻辑的库中的器件模型(device model)的种类，而同时保持与RTL逻辑描述的对应，可以创建网表。结果，在RTL的设计阶段，可以以较高的准确度对集成电路的性能进行估算，此外，在RTL逻辑描述中可以指明从性能方面来看的缺陷部分。
而且，本发明提出了一种用于在寄存器传送级对集成电路的性能进行估算的系统，其中，依据包括与寄存器传送级的逻辑描述对应的信号的门级的网表，对集成电路的性能进行估算，所述的系统包括平面布置装置(floorplane means)，用于将门级的网表内的器件模型布置在指定区域内；不变部分优化装置，用于依据平面布置装置的布置信息，插入缓冲器，以便满足针对与逻辑描述对应的信号的设计规则；互连预测装置，用于依据布置信息，预测器件之间的互连；性能计算装置，用于通过使用由互连预测装置产生的互连预测值，计算门级的网表的性能；以及，显示装置，用于显示性能计算的结果、逻辑描述和平面布置的结果。
因此，可以以较高的准确率，对在深亚微米工艺中占用较大比率的器件之间的互连迟延进行估算。
此外，按照以上所描述的配置，依据本发明的用于在寄存器传送级对集成电路的性能进行估算的系统还包括延迟重新计算装置，用于依据来自外部的请求，针对选择的路径，创建包括具有不变属性的信号的其逻辑被优化的网表，以便计算路径的时延。
因此，可以评估包括设置了可变属性的信号的逻辑优化的结果。结果，可以以较高的准确率对性能进行估算，而保持与RTL逻辑描述的对应。
此外，本发明提出了一种用于在寄存器传送级对集成电路的性能进行估算的系统，其中，依据包括与寄存器传送级的逻辑描述对应的信号的门级的网表，对集成电路的性能进行估算，所述的系统包括显示装置，用于显示到达门级的网表上的部分电路的每一个信号的到达时延，其中，所述部分电路与逻辑描述的指定部分对应。
因此，考虑输入到部分电路中的信号到达时延，可以执行RTL设计，从而改进RTL逻辑描述的质量。
依据结合附图考虑的本发明的以下描述，前述和其他方面将变得显而易见。


图1是示出在依据本发明的第一实施例中，用于在寄存器传送级对集成电路的性能进行评估的系统配置的图；图2A是示出在第一实施例中的RTL逻辑描述的实例的图，图2B是示出在信号和RTL逻辑描述之间的对应关系的实例的图；以及，图2C是示出部分电路综合装置的结果的实例的图；图3是示出在第一实施例中的不变部分优化装置(invariable partoptimizing means)的操作的流程图；图4A是示出由第一实施例的显示装置对集成电路的面积和最大延迟进行显示的实例的图，图4B是示出对路径延迟进行显示的实例的图，图4C是示出对电路进行显示的实例的图，以及，图4D是示出对RTL逻辑描述进行显示的实例的图；图5A是示出由第一实例的显示装置对RTL逻辑描述进行显示的实例的图，图5B是电路图，以及，图5C和5D是示出对到达部分电路的时延进行显示的实例的图；图6A是示出由第一实施例中的显示装置显示的RTL逻辑描述的实例的图，图6B是电路图，以及，图6C和6D是示出对到达部分电路的时延进行显示的实例的图；图7是示出依据本发明的第二实施例，用于在寄存器传送级对集成电路的性能进行估算的系统的配置的图；图8是示出在第二实施例中的平面布置装置的操作的流程图；图9是示出在第二实施例中的显示装置的实例的图；图10是示出依据本发明的第三实例，用于在寄存器传送级对集成电路的性能进行估算的系统的配置的图；以及图11A是示出由第三实例中的延迟重新计算装置操作的显示装置的电路图，以及，图11B是示出由延迟重新计算装置对其逻辑进行优化的网表的图。
在所有这些图中，由相同的数字表示相同的元件。
具体实施例方式
下面，将参考附图对依据本发明的优选实施例进行描述。
(第一实施例)图1是示出在依据本发明的第一实施例中，用于在寄存器传送级对集成电路的性能进行估算的系统配置的图。
在图1中，参考数字1表示对寄存器传送级(缩写为“RTL”)的逻辑描述；参考数字2表示用于存储对集成电路进行配置的器件模型的库；参考数字3表示RTL描述输入装置，用于输入RTL逻辑描述1；参考数字4表示语法分析装置，用于对RTL逻辑描述1进行综合分析，以便创建语法分析树；参考数字5表示不变属性设置装置，用于设置针对语法分析树中的信号的不变属性；参考数字6表示部分电路综合装置，用于对部分电路进行逻辑优化，其中把具有不变属性的信号排除在语法分析树之外，以便对在库2中的器件模型进行分配；参考数字7表示不变部分优化装置，用于插入缓冲器，以便满足针对具有不变属性的信号的设计规则；参考数字8表示性能计算装置，用于计算集成电路的性能；以及，参考数字9表示显示装置。
参考图1，将对在本实施例中的用于在寄存器传送级对集成电路的性能进行估算的系统的操作进行解释。
首先，RTL描述输入装置3对RTL逻辑描述1进行输入，然后，获得文件名和行号来作为针对在描述中出现的信号名和引脚名(pin name)的替换部分(substitution portion)，从而创建与信号名的对应关系(见图2B)。在将Verilog HDL作为硬件描述语言的情况下，依据wire语句或者reg语句对信号名进行识别，此外，依据输出语句、输入语句和输入输出语句对引脚名进行识别(见图2A)。此后，使always块或者包括替换语句的针对信号的赋值语句(assign sentence)的起始行号与信号对应。此时，针对具有等于或者大于2的位宽度的信号，如果没有按位产生替换语句，则按照原样在诸如A[7:0]的总线描述(bus description)中创建对应关系。相反，如果按位产生替换语句，则依据替换语句，按照每一位创建对应关系。因此，在将相同的信号名替换为多个always块或者赋值语句时，使所有的行号与信号对应。这可以由三状态的缓冲器的描述来具体实现。此时，由于针对在功能语句和任务语句中定义的信号，名称不能为集成电路中的合适的名称，因此，没有创建对应关系。
随后，语法分析装置4对输入的RTL描述的语法进行分析，然后，创建语法分析树(见图2C)。然后，不变属性设置装置5设置针对与在语法分析树的描述对应的信号的不变属性。此时，将同步表达的always块内的信号分配给在门级的网表中的触发器，然后，没有设置不变属性。对于分配给锁存器(latch)的信号，也没有设置不变属性。
随后，部分电路综合装置6对部分电路进行逻辑优化，其中，将具有不变属性的信号排除在语法分析树之外，然后对在库2中的器件模型进行分配，之后再创建门级的网表。用于逻辑优化和器件模型的分配的方法可以与普通的逻辑综合方法相同。此时，触发器或者锁存器的实例名与在RTL逻辑描述中的信号名一致。此外，与普通的逻辑综合的情况相似，提供诸如电压和温度的操作条件、或者工作频率的设计限制等。
图2A到2C是示出从RTL描述输入装置3到部分电路综合装置6的处理的实例的图。
图2A是示出要被输入的RTL逻辑描述的一部分，其中，示出了用于定义信号的wire语句、以及针对信号Y的包括替换语句的赋值语句。在简化的说明中，信号包括8位的信号A、B和Y、以及1比特的信号sel。当信号sel为“1”时，从信号A和B相加的结果和信号A的两个状态之中选择相加的结果(A+B)作为信号Y。
图2B是示出描述与图2A的描述中定义的信号对应实例的图，其中，存储文件名和行号。在总线中表达具有比特宽度的信号。
图2C是示出针对由图2A所示的赋值语句表达的部分电路，由部分电路综合装置6处理的结果的图。参考符号10表示部分电路，参考符号11表示设置了不变属性的信号。部分电路10充当由部分电路综合装置6处理的存储在库2中的器件模型的门级的网表。
然后，不变部分优化装置7将缓冲器插入具有不变属性(invariableattribute)的信号，以便满足诸如扇出数量的限制的设计规则。此时，针对由于缓冲器的插入产生的新的信号，还继承了与原始信号名的描述的对应关系。
图3示出针对扇出数量的限制，不变部分优化装置7的操作的流程图。以下将参考图3，解释不变部分优化装置7的操作。
在从步骤20到步骤22的处理中，从具有不变属性的信号中(例如，在图2C的实例中的信号A、B、Y和sel)，顺序地选出具有违反了设计规则的扇出数量的信号。具体地说，执行的处理如下在步骤20中，判断是否存在具有不变属性的未处理信号。如果判断是肯定的，则控制程序进行到步骤21。在步骤21中，从具有不变属性的信号中选择一个信号。在步骤22中，判断选择的信号的扇出数FO是否等于或者小于由设计规则定义的最大扇出数N。如果FO等于或者小于N，则不需要插入缓冲器，然后，控制程序返回到步骤20，以便选择下一个信号。相反，如果FO超过N，则控制程序进行了步骤23，以便插入缓冲器。
在步骤23和24的处理中，将缓冲器插入到所选择的信号中，以便配置N-树形结构。更具体地说，执行的处理如下在步骤23，将所选择的信号作为输入接收的器件划分为多个集合。即，选择的信号的扇出数FO由扇出的最大数量N来除，以便使器件被划分为与相除的结果相同数量的集合。
因此，在步骤24，按照针对所选择的信号，使每一个集合内部的器件进行连接的方式，插入缓冲器。此外，控制程序返回到步骤22，并且再次进行确认。直到满足条件时，重复步骤23和24。一旦满足条件，则控制程序返回到步骤20，以便选择下一个信号。如果依据在步骤20中的判断，不存在未处理的信号，则控制程序结束。
再次参考图1，性能计算装置8对产生的门级网表的性能进行计算。这里，所述的性能表示面积、延迟等。由构成网表的器件的面积的和来确定所述的面积。由在寄存器之间的路径上的器件的内部延迟和布线延迟的和来确定所述的延迟。从库2中获得器件的内部延迟，此外，通过将布线的容量与其电阻相乘，获得器件的布线时延。依据扇出数量的模型值可以用作布线的容量和电阻。性能计算装置8设置到达每一个器件的输入引脚的路径的最大延迟值，作为针对输入引脚的属性。
可以由显示装置9，对由性能计算装置8获得的计算结果进行确认。图4A到4D示出由显示装置9进行显示的实例。
图4A示出对集成电路的面积和最大时延进行显示的实例；以及，图4B示出对寄存器之间的路径的延迟的列表进行显示的实例。
图4C是示出通过选择图4B所示的列表中的任意路径而显示的路径的电路图。在电路图中选择任意信号可以使信号的最大延迟被显示在电路中。图4D示出RTL逻辑描述，该RTL逻辑描述具有与通过在图4C中示出的电路图中选择具有不变属性的信号而显示的信号的对应。
相反，通过从如图4D所示的显示的RTL逻辑描述中选择任意信号名，可以显示具有最大的信号延迟的路径的电路图。
此外，显示装置9显示通过选择always块或者在显示逻辑描述中的赋值语句，到达对应的部分电路的信号中的每一个的到达延迟。
图5A示出在假定选择always语句的情况下，逻辑描述的实例。图5B示出此时显示的电路图。图5C示出对到达部分电路的信号的到达延迟的显示。在图5D中，将在图5C中为2.0的信号D的到达延迟设置为4.0。在图5C和图5D之间进行比较，信号Y的延迟相同，即都为9.6，因而与所述信号的延迟之间的不同即2.0和4.0无关。
图6A示出对图5A示出的RTL描述进行改变的情况。图6B示出对改变后的逻辑描述进行显示的实例；图6B是电路图；以及，图6C和6D示出对到达延迟的显示。
在图6A到6D所示的情况下，在图6C中的信号Y的到达延迟更快(8.9＜10.1)，并且比图5C中的到达延迟更快(8.9＜9.6)。
结果，RTL设计者注意信号D的到达延迟，因此，可以评估RTL的描述，以便使该描述如图5A或者图6A所示。
如以上所描述，在本实施例中，设置了不变属性设置装置5、部分电路综合装置6、以及不变部分优化装置7。因此，考虑到定时约束、设计规则、以及包括在诸如合成逻辑的库中的器件模型的种类，而同时保持与RTL逻辑描述的对应，可以创建网表。结果，可以在RTL的设计阶段，以较高的准确度对集成电路的性能进行估算。此外，可以在RTL逻辑描述上指明从性能方面来看的缺陷部分，从而改进RTL逻辑描述的质量。
此外，显示装置9显示输入到部分电路中的每一个信号的到达时延，以便实现考虑了时延的RTL设计，从而改进由RTL进行的逻辑描述的质量。
(第二实施例)图7是示出依据本发明的第二实例，用于在寄存器传送级对集成电路的性能进行估算的系统配置的图。与图1所示的用于在寄存器传送级对集成电路的性能进行估算的系统的不同在于在部分电路综合装置6和不变部分优化装置7之间设置了平面布置装置30，此外，在不变部分优化装置7和性能计算装置8之间设置了平面布置更新装置31和互连预测装置32。此后，将对平面布置装置30之后的操作进行解释。
首先，平面布置装置30将门级的网表内的器件模型布置在布置区域之内。
图8是上述平面布置装置30的操作的流程图。
在步骤40中，依据指定的器件占用率(device occupation rate)和长宽比，对布置区域进行设置。由等于或者小于1.0的正实数来表达器件占用率，其中器件占用率表示在区域中所占用的器件面积的比率。器件占用率取决于在布局设计时互连层的数量或者网表。在进行布局设计之前，依据实验值，器件占用率通常大约为0.8。通过将网表内部的器件的总面积除以设备占用率，可以获得布置区域的面积。
然后，在步骤41，将输入/输出引脚或者I/O单元布置在布置区域的周围。输入/输出引脚或者I/O单元的布置顺序是任意的，或者通过外部来指定。
随后，在步骤42中，确定作为目标的集成电路的布局是否为分层(hierarchically)设计的。在没有设计分层布局的情况下，执行步骤43到45的处理；相反，在设计了分层布局的情况下，执行步骤46到49中的处理。在集成电路的规模超过可以由使用的布局工具处理的电路规模的情况下，通常采用分层布局。如果由门的数量来表达集成电路的规模，则通过将在网表中包括的所有设备的面积除以2输入端“与非”器件的面积所获得的值可以被看作在本实施例中的门的数量。
首先，将对步骤43到45进行描述。
在步骤43，部分电路综合装置6将要对其逻辑进行优化的部分电路分别设置为组。在接下来的步骤44中，将这些组布置在布置区域之内。此时，每一个组具有通过将包括在组中的器件的总面积除以器件占用率而获得的面积，并且被固定在正方形(square)中。出于使对组进行连接的互连长度最小、以及使组的重叠区域最小的目的，进行组的布置。可以由要被连接的组的中心之间的Manhattan长度来确定互连长度。
在随后的步骤45中，将在每一个组内部的器件模型布置在由组所占用的区域之内。同样地，出于使对器件进行连接的互连长度最小、以及使器件的重叠区域最小的目的，进行布置。
此后，在下面将对步骤46和49进行描述。
在步骤46中，将门级的网表划分为作为布局设计的单元的块。按照使每一个块小于可以由布局工具处理的电路的规模的方式，对每一个块进行划分，并且每一个块具有通过将包括在块中的器件的总面积除以器件占用率而获得的面积。
在随后的步骤47中，将每一个块设置在布置区域内部。可以手工地指明该布置，或者按照与步骤44相同的方式自动地进行该布置。
在随后的步骤48中，将每一个块的引脚布置在块的周围。出于使互连长度最小的目的，进行引脚的布置。在随后的步骤49中，确定在块内部的布置。在步骤49中的处理与在步骤43到45中的处理相同。
然后，如同第一实施例，不变部分优化装置7针对具有不变属性的信号插入缓冲器，以便满足诸如扇出数的限制的设计规则。顺便地说，由于本实施例中对器件进行布置，可以参考在图3所示的步骤23的处理中的布置位置，对接收信号的器件进行分类。此时，以下将示出器件分类方法。此时，FO表示信号的扇出数，以及，N表示设计规则的最大扇出数量。
(器件分类方法)(A1)M＝FO/N(A2)集合A＝{输出信号的器件}，集合B＝{接收信号的器件}(A3)重复地将具有与集合A中的所有器件最大距离的器件从集合B移动到集合A，直到集合A中的器件的数量变为(M+1)。
(A4)从集合A中删除输出信号的器件，然后，使其余的器件与集合S1、S2、……、以及SM分别对应。
(A5)获得在集合B中的每一个器件和集合A中的每一个器件之间的距离，然后，获得具有最小距离的集合A和B中的器件的组合，其中将与集合A中的器件对应的集合B中的器件移动到集合Si(其中i是下标)。当在集合Si中的器件的数量变为(N-1)时，将目标器件从集合A移动到集合Si。这里，i是大于等于1、并且小于等于M的整数。重复这个处理直到集合B变为空的。
然后，平面布置更新装置31将布置区域改变为增加了插入的缓冲器的总面积(area)的面积。在分层布局的情况下，平面布置更新装置31将布置区域改变为增加了将块插入其中的缓冲器的面积的面积。因此，按照使缓冲器的互连长度最小的方式，对缓冲器进行布置，此外，按照使器件之间的重叠和块之间的重叠最小的方式，对布置位置进行精细地改变。
随后，互连预测装置32使用Steiner树对器件进行互连。
因此，如同第一实施例，性能计算装置8计算面积和延迟。顺便地说，由于在本实施例中对器件模型进行布置，因此，依据由互连预测装置32确定的互连长度，计算互连的容量和电阻。
如同第一实施例，显示装置9显示性能计算结果、电路图、以及RTL逻辑描述。顺便地说，显示平面显示的结果具有在本实施例中突出显示平面布置上选择的路径的功能。图9示出对平面布置进行显示的实例。
在本实施例中，设置了用于对器件模型进行布置的平面布置装置30、以及用于预测器件之间的互连的预测装置32，从而在深亚微米的工艺中，以较高准确度对器件之间的互连延迟进行估算。
(第三实施例)图10示出依据本发明的第三实施例，用于在寄存器传送级对集成电路的性能进行估算的系统的配置的图。在图10中，RTL性能估算装置50包括在第一或者第二实施例中的从RTL描述输入装置3到性能计算装置8的装置。本发明与第一和第二实施例的不同之处在于设置了延迟重新计算装置51。此后，将对本实施例中的操作进行解释。
延迟重新计算装置51依据来自外部的请求，创建包括在选择的路径上具有不变属性的信号的其逻辑被优化的网表。独立于RTL性能估算装置50产生的整个集成电路的门级的网表的创建，进行这一创建。然后，重新计算在创建的网表中的路径的延迟。在更新图4B所示的屏幕上路径延迟之后，由显示装置9显示计算结果。
图11A和11B示出延迟重新计算装置51的实例。图11A示出在由RTL性能估算装置50产生的门级的网表中的一条路径；图11B示出针对所述的路径，由延迟重新计算装置51产生的网表。参考符号52表示具有不变属性的信号。
在本实施例中的延迟重新计算装置51实现对包括具有设置的不变属性的信号的逻辑进行优化的结果的评估。结果，可以以较高准确率对性能进行估算，而保持与RTL逻辑描述的对应。
如上所述，依据本发明，考虑到定时约束、设计规则、以及包括在诸如合成逻辑的库中的器件模型的种类，而同时保持与RTL逻辑描述的对应，可以创建网表。结果，在RTL的设计阶段，可以以较高的准确度对集成电路的性能进行估算。此外，在RTL逻辑描述上可以指明从性能方面来看的缺陷部分，从而改进RTL逻辑描述的质量。
此外，执行用于对器件模型进行布置的平面布置，从而在深亚微米的工艺中，以较高的准确度对占用较大比率的器件之间的互连延迟进行估算。
而且，可以对包括具有设置的不变属性的信号的逻辑优化的结果进行估算。结果，可以以更高的准确度对性能进行估算，而保持与RTL逻辑描述的对应。
此外，显示输入到部分电路中的每一个信号的到达时延，从而实现考虑到达时延的RTL设计，以便改进RTL逻辑描述的质量。
顺便地说，虽然通过使用微型计算机由软件来执行以上描述的实施例，但是，可以由硬件来替代软件执行以上所描述的实施例。
从以上的描述中，本发明所提供的各个方面将显而易见。
权利要求
1.一种用于在寄存器传送级对集成电路的性能进行估算的系统，其中，依据集成电路的寄存器传送级的逻辑描述，对集成电路的性能进行估算，用于在寄存器传送级对集成电路的性能进行估算的所述系统包括库，用于存储对集成电路进行配置的器件模型；RTL描述输入装置，用于输入逻辑描述，并且创建针对在描述中的每一个信号的替换部分的对应关系；语法分析装置，用于依据逻辑描述，创建语法分析树；不变属性设置装置，用于设置针对已经由RTL描述输入装置创建了其对应关系的、语法分析树中的信号的不变属性；部分电路综合装置，用于依据语法分析树，对除了具有不变属性的信号之外的部分电路进行逻辑优化，以便对在库中的器件模型进行分配；不变部分优化装置，用于插入缓冲器，以便满足针对具有不变属性的信号的设计规则；性能计算装置，用于计算集成电路的性能；以及显示装置，用于显示性能计算的结果和逻辑描述。
2.一种用于在寄存器传送级对集成电路的性能进行估算的系统，其中，依据包括与寄存器传送级的逻辑描述对应的信号的门级网表，对集成电路的性能进行估算，用于在寄存器传送级对集成电路的性能进行估算的所述系统包括平面布置装置，用于将门级的网表内的器件模型布置在指定区域之内；不变部分优化装置，用于依据平面布置装置的布置信息，插入缓冲器，以便满足针对与逻辑描述对应的信号的设计规则；互连预测装置，用于依据布置信息，对器件之间的互连进行预测；性能计算装置，用于通过使用由互连预测装置提供的互连预测值，对门级的网表的性能进行计算；以及显示装置，用于显示性能计算的结果、逻辑描述、以及平面布置的结果。
3.根据权利要求1所述的用于在寄存器传送级对集成电路的性能进行估算的系统，其特征在于还包括延迟重新计算装置，用于依据来自外部的请求，创建针对选择的路径上包括具有不变属性的信号的其逻辑被优化的网表，以便计算路径的延迟。
4.根据权利要求2所述的用于在寄存器传送级对集成电路的性能进行估算的系统，其特征在于还包括延迟重新计算装置，用于依据来自外部的请求，创建针对选择的路径、包括具有不变属性的信号的其逻辑被优化的网表，以便计算路径的延迟。
5.一种用于在寄存器传送级对集成电路的性能进行估算的系统，其中，依据包括与寄存器传送级的逻辑描述对应的信号的门级网表，对集成电路的性能进行估算，用于在寄存器传送级对集成电路的性能进行估算的所述系统包括显示装置，用于显示到达门级网表上的部分电路的每一个信号的到达时延，其中部分电路与逻辑描述的指定部分对应。
全文摘要
一种用于在寄存器传送级对集成电路的性能进行估算的系统，所述的系统包括RTL描述输入装置，用于输入RTL逻辑描述，并且针对每一个信号的替换部分创建对应关系；不变属性设置装置，用于设置针对已经创建了其对应的信号的不变属性；部分电路综合装置，对除了具有不变属性的信号之外的部分电路进行逻辑优化；不变部分优化装置，用于插入缓冲器，以便满足针对具有不变属性的信号的设计规则；性能计算装置，用于计算集成电路的性能；以及，显示装置，用于显示性能计算的结果和逻辑描述。因此，可以考虑设计限制、设置规则、以及器件模型的种类，对性能进行估算，以便在逻辑电路的描述上，指明从性能方面来看的缺陷部分。
文档编号H01L21/70GK1495649SQ0315683
公开日2004年5月12日 申请日期2003年9月10日 优先权日2002年9月10日
发明者芜尾知惠 申请人:松下电器产业株式会社