多端口寄存器堆单元及其制造方法

专利名称：多端口寄存器堆单元及其制造方法
技术领域：
本发明涉及半导体结构及其制造方法。更具体而言，本发明涉及包括 多个写源和读目的的存储器基元。
背景技术：
在现代微处理器中，多端口寄存器堆单元(即，具有多个写源和多个 读目的的存储器基元)可用于很多的结构单元。用于多端口寄存器堆的常
用基元是通用寄存器(即，GPR)。 GPR存储器阵列用于保存来自主机的 可能的单元(部分微处理器)和/或线程(多指令管线)的不同指令所操作 的数据。图1示例性地示出了这一点，其中参考标号10表示GPR,参考 标号12表示浮点单元(FDU),参考标号14表示指令单元(IU)以及参 考标号16A、 16B表示独立的执行线程。在附图中，标注"w，，表示写数据 操作，而标注"r"表示读数据操作。每一个读和写数据访问代表每个单元/ 存储器基元所需要的端口。图l示出了 GPR设计需要包括三个(3)读端 口和四个(4)写端口。
随着微处理器的复杂性增加，需要访问GPR的可能的单元和/或线程 的数量不断增加。大多数GPR具有较大的单元数量，即64入口、 70位。 这意味着，随着端口数量增加，单元和GPR的尺寸同样增加，直到该尺 寸变得不能满足现代微处理器的周期时间要求。
GPR中的端口数目(例如，大于6)大于常规微处理器中的端口数目 而不影响微处理器的延迟，将允许更多的线程和单元访问GPR。这将改善 微处理器的性能和延迟。
对于常规微处理器，功率使用同样越来越受到关注。随着微处理器复
5杂度和MOS晶体管数量的增加，设计者努力寻找降低AC和DC功率的 方法。 一种降低功率技术是功率选通(关闭)处理器中未被使用的部分逻 辑。这通常通过使用扭龙/净艮头(footer/header)器件关断至樣走处理器中的 功率区域的电流来实现。独立的区域具有与其相连的不同的功率线路。寄 存器堆通常在边界上或在这些逻辑功率岛内，由将被分别地功率选通的功 能/功率岛共享该寄存器堆。这被示例于图2中，其中参考标号20表示共 享的寄存器堆，参考标号22表示功能A而参考标号24表示功能B。标注 "w"和"r"具有与上述相同的涵义。
为了在图2中示出的寄存器堆中分别实现用于功能A和功能B的功率 选通，应该存在三个独立的VDD功率4册格， 一个用于寄存器堆的功能A 端口， 一个用于功能B端口， 一个用于阵列数据锁存。归因于到单元的多 个字线和位线，这样的设置将占用布线资源，使得多端口寄存器堆难以获 得布线资源。
综上所述，需要提供新的和改善的多端口寄存器堆单元，其可以避免 被形成到单晶片中的现有技术设计的缺点。

发明内容
本发明提供了多端口寄存器堆(例如，存储器基元)，其中至少所述 寄存器堆的每一个读端口位于在主数据存储基元之上和/或之下的独立的
晶片内。这在本发明中通过利用三维集成来实现，其中垂直堆叠多个有源 电路层并采用垂直对准的互连将来自叠层中的一个叠层的器件连接至另一 叠层中的另一器件。
通过^f吏用垂直对准的互连来垂直堆叠多个有源电路层，可以在主数据 存储单元之上或之下的独立层上实现多端口寄存器堆的至少每一个读端 口 。这使得可以在与标准寄存器堆单元相同的面积足印内实现多端口寄存 器堆结构，最小化了数据读和写延迟。每个写数据线和读数据位线具有与 简单二维寄存器堆单元阵列相关的长度。
本发明的三维方法使得多端口寄存器堆的写数据线和读位线的互连延迟和与常规二维1读、1写寄存器阵列的位线相关的延迟是可以比较的。
改善了用于多端口寄存器阵列的标准2D方法的写数据和读位线访问。基 础寄存器堆(存储节点)层可以与标准寄存器堆相同，不需要开发用于寄 存器堆单元的附加分划板(reticle)增强技术。
通常，本发明提供了多端口寄存器堆单元，包括
具有多个读数据位线(即，读数据电路)的至少一个读包含数据晶片， 所述至少一个读包含数据晶片垂直堆叠在包括存储基元的晶片上，通过至 少一个垂直导电填充的过孔互连所述至少一个读包含数据晶片与包括所述 存储基元的所述晶片。
在一些实例中，至少一个写数据线(即，写数据电路)存在于与所迷 存储基元相同的晶片内。在另一些实例中，所述至少一个写数据线(即， 写数据电路)位于所述至少一个读包含数据晶片内。在另一些实例中，所 述至少一个写数据线(即，写数据电路)存在于位于所述至少一个读包含 数据晶片之上或之下的其自身的晶片(即，包含写数据线的晶片)中。
在本发明的一个实施例中，所述多端口寄存器堆单元，包括
具有多个读数据位线(即，读数据电路)的至少一个第一读包含数据 晶片，其被垂直堆叠在包括存储基元的晶片之上；以及
具有多个读数据位线的至少一个第二读包含数据晶片，其被垂直堆叠 在包括所述存储基元的晶片之下，其中通过第一垂直导电填充的过孔互连 所述至少一个笫一读包含数据晶片与包括所述存储基元的所述晶片，以及 通过第二垂直导电填充的过孔互连所述至少一个第二读包含数据晶片与包
括所述存储基元的所述晶片。
在一些实例中，在与存储基元相同的晶片内存在至少一个写数据线 (即，写数据电路)。在另一些实例中，所述至少一个写数据线(即，写 数据电路)位于所述至少一个读包含数据晶片内。在另一些实例中，所述 至少一个写数据线(即，写数据电路)存在于位于所述至少一个读包含数 据晶片之上或之下的其自身的晶片(即，包舍写数据线的晶片)中。
在上述实施例中，通过所述垂直填充的过孔中的一个将所述存储基元(即，锁存组件)的每一个存储节点(例如，真或补)连接到包括所述读 数据位线的所迷晶片中的一个。例如，通过所述第一垂直填充的导电填充 的过孔将所迷真节点连接到所述至少一个第一读包含数据晶片，通过第二 垂直填充的导电过孔将所述补节点连接到所述至少 一个第二读包含数据晶 片。这样的装置旨在减小在所述存储基元的所述真和补节点上的负载。
为了进一步减小在所述存储基元的所述真和补节点上的负载，可以在 所述存储基元之上形成真/补产生器緩冲层以隔离所述存储节点和多个读
端口的负载。本发明的该实施例对大规^^莫多端口阵列(例如，具有16读端 口和2写端口的阵列)特别有用。
此外，本发明还提供了 一种制造本发明的多端口寄存器堆单元的方法。 本发明的方法包括3D集成和晶片接合。具体而言，本发明的方法包括以 下步骤
在包括存储单元的晶片上垂直堆叠具有多个读数据位线的至少一个读 包含数据晶片；以及
通过形成至少 一个垂直导电填充的过孔互连所述至少 一个读包含数据 晶片与包括所述存储基元的所述晶片。
在一些实例中，在与存储基元相同的晶片内存在至少一个写数据线 (即，写数据电路)。在另一些实例中，所述至少一个写数据线(即，写 数据电路)位于所迷至少一个读包含数据晶片内。在另一些实例中，所述 至少一个写数据线(即，写数据电路)存在于位于所述至少一个读包含数
据晶片之上或之下的其自身的晶片(即，包含写数据线的晶片)中。


图1是示例了典型的现有技术GPR存储器阵列的图示表示；
图2是示例了功能A和功能B共享的典型的现有技术寄存器堆的图示
表示；
图3A是本发明的3D多端口寄存器堆单元设计的图示表示，图3B是 本发明的实施例的图示表示，其示出了 3D六(6)读、二 (2)写多端口寄存器堆单元；
图4是十六(16)读、二(2)写寄存器堆单元的电路版图的图示表示；
图5A是在图4中示出了其电路版图的现有技术的2D 16读、2写寄 存器堆单元的图示表示，图5B表示了在图4中示出了其电路版图的本发 明的3D 16读、2写寄存器堆单元；
图6A是图5A中示出的现有技术2D16读、2写寄存器堆单元的功率 分布的图示表示，图6B是图5B中示出的本发明的3D 16读、2写寄存 器堆单元的功率分布的图示表示；
图7A是具有通过总线接口连接的不同的域(domain)的现有技术多 晶片层的图示表示，在其中没有本发明的多晶片寄存器堆单元，图7B是 具有通过总线接口连接的不同的域的多晶片层的图示表示，在其中存在本 发明的多晶片寄存器堆单元；以及
图8A-8D是示例了本发明的基本处理步骤的图示表示(截面图)。
具体实施例方式
本发明提供了多端口寄存器堆单元及其制造方法，现在将参考附属于 本申请的下列论述和附图更加详细地描述本发明。注意，提供附图仅仅出 于示例的目的。因此，在本申请中包括的附图没有按比例绘制。
在下列描述中，为了提供对本发明的深入理解，阐述了大量的具体细 节，例如，特定的结构、部件、材料、尺寸、处理步骤以及:^支术。然而， 本领域的技术人员应理解没有这些具体的细节也可以实践本发明。在其它 的实例中，为了避免模糊本发明，没有详细描迷公知的结构或处理步骤。
应当理解，当作为层、区域或村底的基元被称为"在另一基元上"或"在 另 一基元之上，，时，该基元可以直接在其它基元上或同样可以存在中间基 元。相反，当单元被称为"直接在另一基元上"或"直接在另一基元之上，，时， 则不存在中间单元。还应当理解，当单元被称为"在另一基元下，，或"在另一 基元之下，，时，该基元可以直接在其它基元下或者可以存在中间基元。相反， 当单元被称为"直接在另一基元下"或"直接在另一基元之下"时，则不存在中间单元。
如上所述，本发明提供了多端口寄存器堆(例如，存储器基元)，其 中寄存器堆的每个读端口位于在主数据存储基元之上和/或之下的独立的 晶片中，其中该主数据存储基元存在于另一晶片中。在本发明中通过利用 三维集成来实现这一点，其中多个有源电路层^f皮垂直堆叠并采用垂直对准 的互连将来自 一个叠层中器件连接到另 一叠层中的另 一器件。
在一些实例中，至少一个写数据线(即，写数据电路)存在于与存储 基元相同的晶片内。在另一些实例中，该至少一个写数据线(即，写数据 电路)位于至少一个读包含数据晶片内。在另一些实例中，该至少一个写 数据线(即，写数据电路)存在于其自身的晶片(即，包含写数据线的晶 片)中，该自身的晶片位于至少一个读包含数据晶片之上或之下。
通过垂直对准的互连垂直堆叠多个有源电路层，可以在至少主数据存 储单元之上或之下的独立的层(晶片)上实现多端口寄存器堆的每个读端
口。这使得可以在与标准RF单元相同的面积足印内实现多端口寄存器堆 结构；最小化数据读和写延迟。每个写数据线和读数据位线具有与简单二 维寄存器堆单元阵列相关的长度。该三维方法使得多端口寄存器堆的写数
据线和读位线的互连延迟和与常规二维1读、1写寄存器阵列的位线相关 的延迟是可以比较的。改善了用于多端口寄存器阵列的标准2D方法的写 数据和读位线访问。基础寄存器堆(存储节点)层可以与标准寄存器堆相 同，不需要开发用于寄存器堆单元的附加的分划板增强技术。
首先参考图3A,其示例了本发明的基础3D多端口寄存器堆单元设计。 具体而言，图3A示出了本发明的3D多端口寄存器堆单元50，其包括垂 直堆叠在包括存储基元和至少一个写数据线的晶片52之上的至少一个读 包含数据晶片54，其中至少一个读包含数据晶片54具有多个读数据位线。 在本发明的结构中，通过至少一个垂直导电填充的过孔56来互连该至少一 个读包含数据晶片54与该包括存储基元和至少一个写数据线的晶片52。
注意，图3A和其余的附图以及下面提供的细节一起用于这样的实施 例，其中读数据位线位于与存储基元相同的晶片中。虽然描述并示例了这样的实施例，但本发明还涵盖读数据位线在不包括存储基元的其它晶片中。 例如，本发明涵盖至少一个写数据线路(即，写数据电路)位于至少一个 读包含数据晶片内。此外，本发明还涵盖，该至少一个写数据线(即，写 数据电路)存在于其自身的晶片(即，包含写数据线的晶片)中，并且该 自身的晶片位于至少一个读包含数据晶片之上或之下。
图3B示出了本发明的实施例，其形式为6读、2写设计。具体而言， 在图3B中示出的多端口寄存器堆单元包括具有多个读数据位线(每一个 被标记为1R)的第一读包含数据晶片54A,该晶片54垂直堆叠在包括存 储基元(48)和至少一个写数据线(46)的晶片52之上，具有多个读数据 位线(每一个被标记为1R)的第二读包含数据晶片54B被示出为垂直堆 叠在晶片52之下。根据附图，通过第一垂直导电填充的过孔56A互连第 一读包含数据晶片54A与包括存储基元48和至少一个写数据线46的晶片 52。仍如图3B所示，通过笫二垂直导电填克的过孔56B互连第二读包含 数据晶片54B与包括存储单元48和至少一个写数据线46的晶片52。
在图3B中可以看到，术语"RBL"表示读位线，"RWL，，表示"读 字线"，"WWL"表示"写字线"，"WDL"表示写数据线，"真(ture)" 表示真存储节点，而"补(comp)，，表示补存储节点。
在单晶片设计中，图3A和3B描述的和上面限定的基元将被设置在一 起。这样面积足印将是存储基元的面积足印加上与写端口相关的面积足印 加上与读端口相关的面积足印。在该创新的解决方案中，这些基元位于不 同的晶片上。如上所示，存储基元和写端口电路位于一个晶片上，而多个 读端口电路在另 一或多个晶片上。可以将多个读端口加到这样的有源层上，
该有源层接合并对准在初始层顶上。每一层可以支持多个读端口和/或写端 口 。
通过过孔垂直连接标记为true和comp的存储基元的存储节点(例如， 锁存器部件)。在存储节点上的过多的负荷会损害读取能力；为了最小化 该影响，可以将true节点连接到位于包括組合的存储基元和写电路的晶片 之上的晶片上的读端口 ，将COmp节点连接到在包括组合的存储基元和写电路的晶片之下的晶片上的读端口。
为了进一步减小大规模多端口阵列(例如，具有16个读端口和2个写 端口)的真/补节点上的负载，可以在存储基元之上的层中插入真/补产生 器緩冲(未示出)以隔离多个读端口的负载与存储节点。归因于2D中的 大面积足印，为阵列单元增加緩冲连同大数目的读端口将严重破坏读时序， 而在3D中，使用本发明的创新方法将多个端口分离到不同的晶片中，使 寄存器堆可行，这在以前是不可行的。
图4示出了 16读、2写寄存器堆单元的单元版图的示意图。在该附图 中，"ture"表示真存储节点，而"comp"表示补存储节点。
图5A示出了现有技术2D单元版图，图5B示出了^f吏用本发明的结构 和方法的3D技术的晶片配置。可以看到，在图5B中的总足印面积(鸟瞰 图)比图5A中的要小很多。还注意到，在图3B中示出的本发明的单元版 图的总足印面积也减小了。
产生的更小面积的寄存器堆单元具有很多优点，例如较短的读位线； 较短的写数据线；以及较短的字线(写和读)。所有这些优点导致了更易 于(更快)写的寄存器堆结构，并且由于较短的局部和全局位线，因此显 著改善了读时序路径。
在单个晶片上，如此紧密地设置寄存器堆电路，以至于几乎不可以为
这些基元设置独立的电压区域而不增加面积足印，并且还会导致功率分布 和用于功率布线的入口区域的复杂性增加。图6A示出了 2读、l写设计的 单个晶片的功率分布。图6B示出了在多晶片上2读、l写寄存器堆的功率 分布。通过为每一个域将功率和相关逻辑设置其自身的晶片级上减小设计 的总足印，这减小了由多供电产生的拥赛。然后，可以分别控制每一级和 功能的功率，而不影响其它端口的性能或面积。
在多晶片设计中，读端口物理地位于相对于存储节点和写端口的独立 晶片(或多个晶片)上。可以逐晶片地(wafer by wafer)控制功率分布； 即，现在可以使读电路、写电路以及存储电路具有不同于其它电路的较低 或较高的电压。可以容易地为时序关键路径提供较高的电压，或者反之亦然，可以为非关键电路(较高裕量)提供较低的电压。由于真和补线是从 存储基元到读电路的，如果存储基元比读电路的电压低，就需要电压转换 器。将读端口与存储加写端口分离到不同的晶片上还允许更多的粒
(granular )功率选通。
该分离的另 一个优点在于完全关断读和/或写电路，而不利用结构匹配 电路，并且存储节点核心可以用为标准寄存器。本发明的结构和方法为更 多的创新结构解决方案提供了灵活性。
在多晶片技术中，希望复用来自不同技术或存在于不同的功能、频率、 和/或功率域中的IP(宏/单元)。在这些情况中的一些情况下，在两个总 线域之间需要总线接口， 2D技术同样具有这样的需要。在很多情况下，寄 存器堆阵列用于緩冲从一个总线域到另一总线域的数据，反之亦然，例如 参见图7A。这需在同一寄存器堆宏内将2个总线域^L置在一起。在本发明 所提供的3D多晶片技术中，这需要两个总线域(功率和频率)位于单晶 片上，在单晶片上一个域是可能的，如在图7B中所示。在图7A中，702 表示第一总线，703表示第一总线宏，750表示第二总线，751表示第二总 线宏，760表示微处理器核心，762表示存储器基元，764表示寄存器堆， 766表示第二总线的第二緩沖层，768表示第一总线的第一緩冲层。在图 7B中，702表示第一总线，703表示第一总线宏，706表示寄存器堆，708 表示第一緩冲层，750表示第二总线，751表示第二总线宏，760表示微处 理器核心，762表示存储器基元，706，表示寄存器堆，766，表示笫二总线的 第二緩冲层。
当一个域的一小部分位于另一域中(701)时，分离的部分的变化(工 艺、频率等)相对于其存在于较大域空间上的情况而言是增加的。这需要 在寄存器堆宏中设置较大的裕量，降低了宏的性能/系统性能并减小芯片的
产率。使用多晶片寄存器堆的创新解决方案，使得可以在每个晶片上保持 独立的域，仅使用寄存器堆(具体而言，存储节点)进行域间通信，如在 图7B中所示。
现在使用被配置为9读、4写寄存器堆单元的本发明的多端口寄存器堆单元，来量化单晶片寄存器堆与多晶片寄存器堆^:计之间的实际面积和 时序差异。在这样的版图中，密集地集成所有基元(读、写、数据反向器、
以及存储节点)。该密集版图的尺寸是4.10化m (宽度)，3.04nm (b)。 在9r4w单元的多晶片方法中，利用了4个晶片，其中这样分离电路晶 片0包括5个读端口 ，晶片1包括存储节点加一个读端口以及真数据反向 器，晶片2包括两个写端口和补数据反向器，最后的晶片4包括四个读端 口。使用垂直互连完成晶片之间的连接。在所有晶片中，由于在多单元部 分之间需要垂直对准晶片到晶片的互连，晶片l具有大部分的电路并具有 最大面积(2.736jim宽和1.52^im高)，因此晶片1将限定阵列的总体尺 寸。
比较9读4写密集排布与9读4写模块的面积，申请人观测到宽度减 小33%高度减小50%。这样，可以在垂直或水平的跨单元的路径中获得时 序改善。某些这样的垂直时序路径是(i)读局部位线读出、局部接收器、 全局位线读出；以及(ii)写数据达到时间。比较密集阵列的宽度4.10化m 与3D集成阵列的2.736jim (每位单元列)，可以发现宽度为原始尺寸的 2/3。单元的高度变为一半，从2D实施中的3.04jim的高度变为到3D实施 中的1.52拜。
减小宽度具有很多时序有益效果，即
减小读和写字线传输延迟
a.对于45nm技术的32位阵列，其具有线1.5X间距和1.5宽度，可 以观测到3.2皮秒的改善。 减小解码路径延迟
a.在多晶片设计中，每个晶片的用于地址和解码的控制逻辑是分开 的，所以减小了用于端口控制的累积面积，从而减少了约5皮秒的解码路 径延迟。
减小高度具有很多时序有益效果，即
读路径时序改善(字线升至交叉耦合的与非锁存)
a,对于64入口阵列核心，申请人观测到密集2D 9r4w需要112皮秒而本发明的3D 9r4w需要84皮秒；改善了 28皮秒。 减少写数据传输延迟
a.对64入口阵列核心，在2D 9r4w中进行到最远的单元的写入需要 53皮秒，而在3D多晶片9r4w设计中需要38皮秒。
对于9r4w的大型多端口设计，量化3D多晶片寄存器堆相对于2D寄 存器堆的延迟优化；3D多晶片显示了读和写端口的显著的时序改善，从而 允许每个端口的更多的颗粒(granularity)。
为了获得本发明的多端口寄存器堆单元，采用了三维(3D)集成和封 装技术(也称为垂直集成)。在这样技术中，使用在各层之间的垂直互连 堆叠多层有源器件以形成3D集成电路(IC)。由于3DIC中的每个晶体 管可以访问大量的最近的近邻(neighbor)并且每一个电路功能块具有较 高的带宽，因此即使缺少持续的器件缩放，3D IC也提供了潜在的性能改 善。由于减小了线长度并由此而来的较低的负载电容，潜在的性能优点、 以及实现增加的功能度(混合技术)，所以3DIC的其他优点为改善了封 装密度、抗噪性、改善了总功率。。
通过接合绝缘体上半导体衬底的独立制造的层实现了用于制造晶片规 模3D集成的优选实施例。设计并检查作为独立的芯片的具有其自身的金 属化层的每一层，而且具有附加的空闲的垂直过孔通道以用于随后设置垂 直过孔。加工所有的上层至最终的金属，并粘附临时透明玻璃处理物 (handle)到顶部。然后抛光晶片的底部，去除背部的硅和大部分的SOI 掩埋氧化物。然后，对准该晶片，接着使用低温度和高压力将该晶片Si 接合到基础层的顶部。然后，使用激光烧蚀或溶解粘合剂来去除处理物衬 底。向下蚀刻垂直过孔通过上层达到下面的基础层布线；然后，使用与常 规金属过孔大体相同的方法为过孔加衬里并填充这些过孔。然后，在完成 的垂直过孔的顶上施加最终的布线层，并在顶部上it置终端金属或另一硅 层。
现在参考图8A-8D，其是图示表示，示例了本发明所采用的用于制造 本发明的多端口、多晶片寄存器堆单元的基本处理步骤。在这些附图中，通过实例示出了两个晶片。虽然在这些附图中使用了两个晶片，但是本发 明典型地使用至少三个晶片。事实上，本发明构思了多个实例，其中利用
3D集成以一个在另一个顶上的方式堆叠多个晶片。
首先参考图8A，其示例了本发明可以采用的第一结构(即，加工的晶 片)100。第一结构(或第一晶片)100包括加工的SOI衬底102,该加工 的SOI衬底102包括底部半导体层102A、掩才莫的绝缘层102B以及顶部有 源半导体层102C。如图所示，顶部有源半导体层102C包括多个半导体器 件，例如位于顶部有源半导体层102C上和内的场效应晶体管104。注意， 如在图8A中所示，顶部有源半导体层已被构图。
分别地，顶部和底部半导体层102C和102A包括任何的半导体材料， 例如其包括Si、 SiGe、 SiC、 SiGeC、 GaAs、 InP、 InAs及其多层。优选 地，底部和底部半导体层102C和102A分别地包括Si。掩埋的绝缘层102B 包括晶体或非晶体介质，其包括氧化物、氮化物、氮氧化物及其多层。优 选地，掩埋的绝缘层102B包括氧化物。
每个晶体管104包括至少栅极介质(例如氧化物)和栅极导体(例如 掺杂的多晶硅或金属栅极)。多个晶体管还包括至少一个侧壁隔离物(未 示出)以及位于顶部有源半导体层102C内的源极/漏极区域110。对于本 领域的技术人员而言，SOI衬底和晶体管的组件是公知的。此外，对于本 领域的技术人员而言，制造SOI衬底以及场效应晶体管的方法也是公知的。 为了不模糊本发明，关于上述基元的细节被省略了。
图8A示出的结构还包括至少一种介质材料114,其包括导电填充的开 口 116 (以过孔和过孑L/线的形式)，开口 116延伸到栅极导体和源极/漏极 区域112的顶部。至少一种介质材料114和导电填充的开口 116代表使用 本领域公知的常规技术制造的互连结构(或者布线结构)。至少一种介质 材料114包括任何公知的介质，例如包括Si02 、倍半珪氧烷(silsesquioxane ) 以及C掺杂的氧化物。可以使用多孔或非多孔的介质材料。导电填充的开 口 116包括导电材料，例如包括W、 Al、 Cu以及合金例如AlCu。在导电 填充的开口 116中可以存在村里材料例如TiN或TaN。在提供图8A示出的结构之后，在互连结构的暴露的上表面上形成可 选的粘合或接合辅助层118,由此提供图8B的下部所示出的结构。例如， 可选的粘合或接合辅助层118包括氧化物或硅烷。例如，利用包括化学气 相淀积(CVD)、等离子体增强化学气相淀积(PECVD)、或旋涂的常 规淀积工艺，形成可选的粘合或接合辅助层118。图8B还示出了存在的处 理(handling)衬底120,使其接触结构100的最上表面，即可选的粘合 或接合辅助层118 (如果存在)，或者直接接触介质材料114的表面。箭 头122表示到结构100的最上表面的施加。
接下来，并同样如图8C所示，利用平坦化工艺例如化学机械抛光 (CMP)去除SOI衬底的底部半导体层102A。在该平坦化工艺期间，典 型地将掩埋的绝缘层102B从初始厚度减薄到第一厚度。现在该结构称为 第一结构(或第一晶片)100，。
在减薄之前，在减薄期间或在减薄之后，利用本领域的冲支术人员公知 的标准处理技术形成第二结构(即加工的芯片)124。第二结构124包括 SOI衬底126， SOI衬底126包括底部半导体层126A，掩埋的绝缘层126B 以及顶部有源半导体层126C。注意，底部半导体层126A、掩埋的绝缘层 126B以及顶部有源半导体层126C包括与上述用于SOI衬底102的相同或 者不同的材料。
第二结构124还包括位于顶部有源半导体层126C上和内的多个场效 应晶体管128。第二结构124的多个晶体管128包括栅极材料、栅极导体、 以及源极/漏极区域134。第二结构124还包括至少一种介质材料136，该 介质材料136包括导电填充的开口 138,该开口 138形成在至少一种介质 材料136中。该至少一种介质材料136和导电填充的开口 138可以包括与 上述在第一结构中的对应基元相同或不同材料。可选地，在第二结构的介 质材料136的顶上形成氧化物层140。
接下来，如图8C所示，如图8B中的处理情形，使笫二结构124的希 望的表面紧密接触第一结构100，的希望的表面。典型地，使第一结构100， 的减薄的掩埋氧化物层102B紧密接触笫二结构的氧化物层140。然后，利用本领域的技术人员公知的常规接合技术进行接合。例如，可以利用标称
室温接合工艺(温度从约20'C到约40°C )实施接合，或可以在较高的温度 下完成接合。可以使用各种接合后退火工艺来增强接合强度。
在接合至少第一结构IOO，和第二结构126到一起后，通过包括例如激 光烧蚀、平坦化或蚀刻的常规技术去除处理衬底120。典型地，还通过本 发明的该步骤去除粘合或接合辅助层118。
如果需要，可以利用与上述相同的基本处理^^支术在第二结构的顶上形 成其它结构(即，工艺晶片)。其它结构包括本发明的寄存器堆单元的其 它的读端口。为了清楚起见，附图仅描述了垂直堆叠在包括存储基元和至 少一个写端口电路的晶片上的单个读端口 。本领域的技术人员应该理解， 在去除处理衬底120之后，可以在图8C所示的结构的顶上垂直堆叠包括 读端口的多个晶片。
然后，通过光刻并从介质材料114的现在暴露的上表面层向下蚀刻到 达第二结构126的导电填充的开口 138，来形成垂直过孔。然后，使用衬 里材料(例如，TiN、 TaN或WN)为过孔加衬里，并使用导电材料填充 垂直过孔的剩余部分。图8D示例了包括导电填充的垂直过孔142的最终 结构。然后，可以根据需要进行常规的互连工艺。当在包括存储基元和写 端口电路的晶片上垂直堆叠多个读端口时，导电填充的垂直过孔将把在最 顶层晶片中的比较晶体管连接到下面的晶片中的其它比较晶体管以及最底 层晶片中的存储基元晶体管。
虽然参考优选的实施例具体示出并描述了本发明，但本领域的技术人 员应当理解，可以在形式和细节上做出上述或其它变化而不背离本发明的 精神和范围。因此，本发明不局限于所描述和示例的精确形式和细节，而 应落入所附权利要求的范围内。
权利要求
1. 一种多端口寄存器堆单元，包括具有多个读数据位线的至少一个读包含数据晶片，所迷至少一个读包 含数据晶片垂直堆叠在包括存储基元的晶片上，通过至少 一个垂直导电填 充的过孔互连所述至少一个读包含数据晶片与包括所述存储基元的所述晶 片。
2. 根据权利要求l的多端口寄存器堆单元，还包括存在于与所述存储 基元相同的晶片内的至少一个写数据线。
3. 根据权利要求1的多端口寄存器堆单元，还包括存在于所述至少一 个读包含数据晶片内的至少一个写数据线。
4. 根据权利要求l的多端口寄存器堆单元，还包括存在于位于所述至 少 一个读包含数据晶片之上或之下的其自身晶片内的至少 一个写数据线。
5. 根据权利要求2的多端口寄存器堆单元，其中所述至少一个读包含 数据晶片包括在包括所述存储基元和所述至少一个写数据线的所述晶片 的顶上的至少一个第一读包含数据晶片，以及在包括所述存储基元的所述 晶片之下的至少一个其它的读包含数据晶片。
6. 根据权利要求5的多端口寄存器堆单元，其中所述至少一个读包含 数据晶片包含三个读位线，所述晶片包括2个写数据线，所述至少一个其 它的读包含数据晶片包括三个读位线。
7，根据权利要求5的多端口寄存器堆单元，其中所述存储基元包括真 节点和补节点，通过第一导电填充的过孔将所述真节点垂直连接到所述至 少一个读包含数据晶片，而通过第二导电填充的过孔将所迷补节点垂直连 接到所迷至少一个其它的读包含数据晶片。
8. 根据权利要求5的多端口寄存器堆单元，其中所述至少一个读包含 数据晶片包含八个读位线，所述晶片包括2个写数据线，所述至少一个其 它的读包含数据晶片包括八个读位线。
9. 根据权利要求l的多端口寄存器堆单元，其中所述至少一个读包含数据晶片是包括两个读位线的单晶片，以及包括所述存储基元的所述晶片 还包括一个写数据线。
10. 根据权利要求1的多端口寄存器堆单元，还包括在所述至少一个读包含数据晶片和包括所述存储基元的所述晶片中的每一个中的多个总线 宏。
11. 一种多端口寄存器堆单元，包括具有多个读数据位线的至少一个第一读包含数据晶片，其被垂直堆叠 在包括存储基元的晶片之上；以及具有多个读数据位线的至少一个第二读包含数据晶片，其被垂直堆叠 在包括所述存储基元的所述晶片之下，其中通过第 一垂直导电填充的过孔 互连所述至少一个第一读包含数据晶片与包括所述存储基元的所述晶片， 以及通过第二垂直导电填充的过孔互连所述至少一个第二读包含数据晶片 与包括所述存储基元的所述晶片。
12. 根据权利要求ll的多端口寄存器堆单元，还包括存在于与所述存 储基元相同的晶片内的至少一个写数据线。
13. 根据权利要求ll的多端口寄存器堆单元，还包括存在于所述读包 含数据晶片中的一个内的至少一个写数据线。
14. 根据权利要求ll的多端口寄存器堆单元，还包括存在于位于所述 读包含数据晶片中的一个之上或之下的其自身晶片内的至少一个写数据 线。
15. 根据权利要求12的多端口寄存器堆单元，其中所述至少一个第一 读包含数据晶片包含三个读位线，包括所述存储基元的所述晶片包含2个 写数据线，以及所述至少一个第二读包含数据晶片包括三个读位线。
16. 根据权利要求12的多端口寄存器堆单元，其中所述至少一个第一 读包含数椐晶片包含八个读位线，包括所述存储基元的所述晶片包含2个 写数据线，以及所述至少一个第二读包含数据晶片包括八个读位线。
17. 根据权利要求ll的多端口寄存器堆单元，其中所述存储基元包括 真节点和补节点。
18. 根据权利要求17的多端口寄存器堆单元，其中通过所述第一导电 填充的过孔将所述真节点垂直连接到所述至少一个第一读包含数据晶片， 以及通过所述笫二导电填充的过孔将所述补节点垂直连接到所述至少一个 第二读包含数据晶片。
19. 根据权利要求ll的多端口寄存器堆单元，还包括在所述晶片的每 一个中的多个总线宏。
20. —种制造多端口寄存器堆单元的方法，包括以下步骤在包括存储基元的晶片上垂直堆叠具有多个读数据位线的至少一个读 包含数据晶片；以及通过形成至少一个垂直导电填充的过孔互连所述至少一个读包含数据 晶片与包括所述存储基元的所述晶片。
全文摘要
本发明涉及多端口寄存器堆单元及其制造方法。提供了一种多端口寄存器堆(例如，存储基元)，其中所述寄存器堆的每一个读端口位于主数据存储基元之上或之下的独立晶片中。这在本发明中通过利用三维集成来实现，其中垂直堆叠多个有源电路层并采用垂直对准的互连将来自叠层中的一个叠层的器件连接至另一叠层中的另一器件。
文档编号H01L23/52GK101312199SQ20081009532
公开日2008年11月26日 申请日期2008年4月25日 优先权日2007年5月21日
发明者J·S·巴恩斯, J·S·阿特瓦尔, K·伯恩斯坦, R·J·巴基 申请人:国际商业机器公司