存储器设备、包括其的存储器封装以及包括其的存储器模块的制作方法

相关申请的交叉引用

本申请要求在韩国知识产权局于2016年6月29日提交的韩国专利申请第10-2016-0081652号的优先权，通过引用将上述专利申请的全部内容并入本文。

背景技术：

本公开的实施例涉及半导体存储器设备，更特别地涉及存储器设备、包括存储器设备的存储器封装以及包括存储器设备的存储器模块。

半导体存储器设备指使用诸如硅(si)、锗(ge)、砷化镓(gaas)、磷化铟(inp)等半导体实现的存储器设备。半导体存储器设备粗略地分为易失性存储器设备和非易失性存储器设备。

易失性存储器设备指在掉电时丢失在其中存储的数据的存储器设备。易失性存储器设备包括静态随机存取存储器(sram)、动态随机存取存储器(dram)、同步sram(sdram)等。非易失性存储器设备指即便在掉电时也保持在其中存储的数据的存储器设备。非易失性存储器设备包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存式存储器设备、相变ram(pram)、磁ram(mram)、电阻式ram(rram)、铁电ram(fram)等。

由于dram具有快的操作速度，所以dram广泛地被用作诸如计算机或移动系统的用户系统的主存储器或系统存储器。当今，随着用户系统的性能变得更高，存在对于具有提高的速度和增加的容量的dram模块的需要。可以集成多个dram设备以增加dram设备的存储容量。然而，在同时或一起驱动多个dram设备的情况下，通道(处理器通过该通道连接到dram)的负载可能增加，从而导致传输和接收数据的速度的降低。

技术实现要素：

本公开的实施例提供具有增加的存储容量和提高的性能的存储器设备、包括这样的存储器设备的存储器封装以及包括这样的存储器设备的存储器模块。

根据实施例的一个方面，一种存储器封装包括配置为响应于来自外部设备的第一芯片选择信号而操作的第一存储器设备、配置为响应于来自所述外部设备的第二芯片选择信号而操作的第二存储器设备以及配置为响应于来自所述外部设备的第三芯片选择信号而操作的第三存储器设备。所述第三存储器设备包括缓冲单元，所述缓冲单元通过内部数据线与所述第三存储器设备中的内部电路连接，通过第一存储器数据线与所述第一存储器设备连接，通过第二存储器数据线与所述第二存储器设备连接，并且通过数据线与所述外部设备连接。

根据实施例的另一方面，一种存储器模块包括第一存储器封装、第二存储器封装以及模块驱动器，所述第一存储器封装包括配置为响应于第一芯片选择信号而操作的第一存储器设备和配置为响应于第二芯片选择信号而操作的第二存储器设备，所述第二存储器封装包括配置为响应于第一芯片选择信号而操作的第三存储器设备和配置为响应于第二芯片选择信号而操作的第四存储器设备，所述模块驱动器从外部设备接收命令/地址并将接收的命令/地址提供给第一和第二存储器封装。所述第一存储器设备包括第一缓冲单元，所述第一缓冲单元通过第一数据线与所述外部设备连接，通过第一存储器数据线与所述第二存储器设备连接，并且通过第一内部数据线与所述第一存储器设备中的第一内部电路连接。所述第三存储器设备包括第二缓冲单元，所述第二缓冲单元通过第二数据线与所述外部设备连接，通过第二存储器数据线与所述第四存储器设备连接，并且通过第二内部数据线与所述第三存储器设备中的第三内部电路连接。

根据实施例的另一方面，一种存储器设备包括存储单元阵列、行解码器、列解码器、感测放大器和写驱动器、输入/输出电路以及缓冲单元，所述存储单元阵列包括多个存储单元，所述行解码器通过字线与所述存储单元阵列连接并且配置为选择所述字线中的与来自外部模块驱动器的地址对应的一个字线并控制选择的字线，所述列解码器通过位线与所述存储单元阵列连接并且配置为选择所述位线中的与来自所述外部模块驱动器的地址对应的一些位线，所述感测放大器和写驱动器配置为感测选择的位线的电压并且控制选择的位线的电压，所述输入/输出电路配置为与所述感测放大器和写驱动器交换数据，所述缓冲单元通过数据线与外部设备连接、通过存储器数据线与多个外部存储器设备连接并且通过内部数据线与所述输入/输出电路连接。

根据实施例的再另一方面，一种存储器设备包括第一存储器、第二存储器，所述第一存储器包括第一存储单元阵列和配置为通过第一数据线从所述第一存储单元阵列顺序地输出第一和第二数据的第一缓冲电路，所述第二存储器包括第二存储单元阵列和配置为通过第二数据线从所述第二存储单元阵列顺序地输出第三和第四数据的第二缓冲电路。所述第一缓冲电路可以连接到所述第二数据线以使得所述第一缓冲电路被配置为通过所述第一数据线顺序地输出第一至第四数据。

附图说明

参考附图，根据下面的描述，上述和其他目的及特征将变得明了，其中，除非另有规定否则相同的参考标号在各个附图中指代相同的部件，并且其中：

图1是示意了根据示例实施例的用户系统的框图；

图2a是示意了根据示例实施例的图1的多个存储器封装中的一个的框图；

图2b是示意了根据其他示例实施例的图1的多个存储器封装中的一个的框图；

图3是示意了根据示例实施例的包括图2a和2b的缓冲单元的存储器设备的框图；

图4和5是用于描述根据示例实施例的在图2b中示意的存储器封装的操作的图；

图6是用于描述根据示例实施例的在图1中示意的存储器模块的操作的框图；

图7是示意了根据示例实施例的在图1中示意的存储器封装的另一示例的框图；

图8是示意了根据示例实施例的在图1中示意的存储器封装的另一示例的框图；

图9是用于描述根据示例实施例的图8的存储器封装的操作的时序图；

图10是示意了根据示例实施例的在图1中示意的存储器封装的另一示例的框图；

图11是示意了根据示例实施例的在图1中示意的存储器封装的另一示例的框图；

图12是示意了根据示例实施例的在图1中示意的存储器封装的另一示例的框图；

图13a和13b是示意了根据示例实施例的在存储器设备和包括在图1的存储器封装中的缓冲单元之间的连接布置的图；

图14是示意了根据示例实施例的存储器模块应用于其上的用户系统的框图；

图15是示意了根据示例实施例的存储器模块应用于其上的用户系统的框图；

图16是示意了根据示例实施例的存储器模块应用于其上的用户系统a0的框图；以及

图17是示意了根据某实施例的存储器模块应用于其上的用户系统的框图。

具体实施方式

下面会详细且清楚地将创造性构思的实施例描述到本领域普通技术人员容易实现所述创造性构思的程度。

将要理解，尽管在本文中可能使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应被这些术语限制。除非另有指示，否则这些术语一般用于将一个元件与另一个元件区别开。因此，在不背离本公开的教导的情况下，下面在说明书的一个部分中讨论的第一元件在说明书的不同部分中可以被称为第二元件。另外，诸如“第一”和“第二”的术语可以在权利要求中用于命名权利要求的元件，虽然该特定名称不用于联系于说明书中的元素进行描述。当在本文中使用时，术语“和/或”包括关联的列出的项目中的一个或多个的任一者和所有组合。诸如“…的至少一个”的表达当在元件的列表之后时，其修饰元件的整个列表，而不是修饰该列表的单个元件。

图1是示意了根据示例实施例的用户系统的框图。参考图1，用户系统10可以包括处理器11和存储器模块100。处理器11可以将数据存储在存储器模块100中或可以读取存储在存储器模块100中的数据。

当在本文中使用时，存储器设备可以例如指诸如半导体芯片(例如，由晶片形成的存储器芯片和/或逻辑芯片)、半导体芯片的堆叠、包括堆叠在封装基板上的一个或多个半导体芯片的半导体封装或包括多个封装的封装体叠层(package-on-package)设备之类的设备。

当在本文中使用时，用户系统可以指这些设备中的一种并且还可以包括包含这些设备的产品，例如存储器卡、存储器模块、包括附加部件的硬盘驱动器、移动电话、膝上型计算机、平板计算机、台式计算机、相机、服务器、计算系统或其他消费电子设备等。

存储器模块100可以以诸如双列直插式存储器模块(dimm)的形状因子来提供。在实施例中，存储器模块100可以进一步包括其他部件，例如存储器封装或串行存在检测(spd)以及在图1中示意的部件。在实施例中，存储器模块100可以被用作用户系统10或处理器11的缓冲存储器、主存储器、工作存储器或高速缓冲存储器。

存储器模块100可以包括多个存储器封装110至180和模块驱动器101。模块驱动器101可以从处理器11接收命令/地址ca和芯片选择信号cs并且可以将接收的信号提供给存储器封装110至180中的每一个。例如，模块驱动器101可以将来自处理器11的命令/地址ca和芯片选择信号cs供应给存储器封装群组(例如，两个存储器封装群组)。也就是说，可以将命令/地址ca和芯片选择信号cs供应给第一存储器封装群组(例如，存储器封装110-140)和第二存储器封装群组(例如，存储器封装150-180)，命令/地址ca和芯片选择信号cs共同地施加到所述第一存储器封装群组和所述第二存储器封装群组。在实施例中，模块控制器101可以为寄存时钟驱动器(registeredclockdriver，rcd)。

存储器封装110至180中的每一个可以通过相应的数据线dq与处理器11连接并且可以响应于来自模块驱动器101的信号与处理器11交换数据。在实施例中，存储器封装110至180中的每一个可以包括多个存储器设备。下面，为了便于描述，假设存储器封装110至180中的每一个包括dram设备，但是实施例不限于此。例如，存储器设备中的每一个可以包括诸如静态ram(sram)、dram或同步dram(sdram)的易失性存储器或诸如只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存式存储器、相变ram(pram)、磁ram(mram)、电阻式ram(rram)、铁电ram(fram)或晶闸管ram(thyristorram，tram)的非易失性存储器。

图2a是示意了根据示例实施例的图1的存储器封装中的一个的框图。为了便于示意并且出于描述的便利，在图2a中示意了一个存储器封装。然而，图1的其他存储器封装中的每一个也可以包括与图2a的存储器封装110的结构相似的结构。

在下面，诸如模块、单元、功能块的术语可以以硬件或软件的形式来提供。软件可以为机器代码、固件、嵌入式代码和应用软件。硬件可以包括例如电气电路、电子电路、处理器、计算机、集成电路、集成电路核、压力传感器、惯性传感器、微机电系统(mems)、无源元件、逻辑元件或其组合。

参考图1和2a，存储器封装110可以包括多个存储器设备111至114。在下面的实施例中，为了便于示意并且为了描述的便利，假设一个存储器封装包括四个存储器设备111至114。在实施例中，尽管未在图1和2a中示意，但是存储器封装110可以进一步包括其他存储器设备并且可以进一步包括其他功能部件。

存储器设备111至114中的每一个可以用分离的半导体裸片或半导体芯片来实现。存储器设备111至114中的每一个可以配置为从模块驱动器101接收命令/地址ca。在示例实施例中，存储器设备111至114可以从模块驱动器101接收共同的芯片选择信号cs或者分别接收第一至第四芯片选择信号cs1至cs4。当存储器设备111至114从模块驱动器101接收共同的芯片选择信号cs时，存储器设备111至114可以响应于共同的芯片选择信号cs而被同时激活。替代地，当存储器设备111至114分别从模块驱动器101接收第一至第四芯片选择信号cs1至cs4时，存储器设备111至114可以响应于第一至第四芯片选择信号cs1至cs4而被分别激活。

在实施例中，存储器设备111至114可以在与存储器封装110的基板(未示意)垂直的方向上堆叠。在与存储器封装110的基板垂直的方向上堆叠的存储器设备111至114可以通过基板通孔(例如硅通孔)tsv或键合线(bondingwire)而相互连接。

例如，存储器设备111至114当中的邻近基板(即，被布置成最接近基板)的第一存储器设备111可以包括缓冲单元111a。缓冲单元111a可以通过数据线dq与外部设备(例如，处理器11)交换数据。缓冲单元111a可以通过相应的存储器数据线mdq2至mdq4与存储器设备112至114连接，并且可以通过存储器数据线mdq2至mdq4交换数据。例如，缓冲单元111a可以通过第二存储器数据线mdq2与第二存储器设备112连接，可以通过第三存储器数据线mdq3与第三存储器设备113连接，并且可以通过第四存储器数据线mdq4与第四存储器设备114连接。在实施例中，缓冲单元111a可以通过内部数据线idq(参考图3)与第一存储器设备111(即，包括缓冲单元111a的存储器设备)交换数据。在实施例中，存储器数据线mdq2至mdq4中的每一个可以包括多个信号线，每个信号线由tsv或键合线形成。在实施例中，缓冲单元111a可以与第一存储器设备111的内部电路连接。第一存储器设备111的内部电路可以为诸如输入/输出电路、感测放大器、写驱动器等的部件。

缓冲单元111a可以对存储器设备111至114与处理器11之间的数据提供多路复用(muxing)或解多路复用(demuxing)功能。例如，缓冲单元111a可以在特定时间选择存储器设备111至114中的至少一个并且可以将来自选择的存储器设备的数据通过数据线dq提供给处理器11，然后缓冲单元111a可以将来自存储器设备111至114的数据通过数据线dq顺序地提供给处理器11。替代地，缓冲单元111a可以在特定时间给存储器设备111至114中的至少一个提供通过数据线dq从处理器11顺序地接收的数据，然后缓冲单元111a可以将接收的数据提供给存储器设备111至114。

如上所述，存储器封装110包括存储器设备111至114，并且存储器设备111至114中的至少一个存储器设备111包括位于处理器11和存储器设备111至114之间的缓冲单元111a。由于缓冲单元111a位于处理器11和存储器设备111至114之间，所以与没有缓冲单元111a的情况相比，可以降低通道(处理器11通过所述通道连接到存储器模块100)的负载，从而提高数据传输速率。

在示例实施例中，尽管在图2a中未示意，但是存储器设备112至114中的每一个均可以包括与缓冲单元111a相同或相似的缓冲单元。例如，存储器设备112可以包括缓冲单元112a，存储器设备113可以包括缓冲单元113a，并且存储器设备114可以包括缓冲单元114a。缓冲单元112a可以连接到存储器数据线mdq2，缓冲单元113a可以连接到存储器数据线mdq3并且缓冲单元114a可以连接到存储器数据线mdq4。

在示例实施例中，可以通过来自模块驱动器101的命令或控制信号来控制缓冲单元111a至114a。

在没有缓冲单元111a的情况下，与处理器11连接的数据线dq可以直接与存储器设备111至114连接。在这种情况下，通道(处理器11通过所述通道连接到存储器设备111至114)的负载可能增加，并且从而数据传输速率可能降低。然而，如上所述，由于缓冲单元111a存在于处理器11和存储器设备111至114之间，所以可以降低通道(处理器11通过所述通道连接到存储器模块100)的负载，从而提高数据传输速率。此外，由于存储器设备111至114包括在一个存储器封装110中，所以可以在保持相同性能的状态下增加存储器封装110或存储器模块100的存储容量。

图2b是示意了根据其他示例实施例的图1的存储器封装中的一个(例如，存储器封装110)的框图。为了便于示意并且出于描述的便利，在图2b中示意了一个存储器封装。然而，图1的其他存储器封装中的每一个也可以包括与图2b的存储器封装110的结构相似的结构。在示例实施例中，可以省略对与图2a中的上述实施例的内容相同的内容的详细描述。

参考图1和图2b，存储器设备111至114可以从模块驱动器101分别接收第一至第四芯片选择信号cs1至cs4。在示例实施例中，将省略与图2a的上述实施例的内容相同的内容的描述。

存储器设备111至114可以响应于第一至第四芯片选择信号cs1至cs4而被分别激活。例如，第一存储器设备111可以响应于第一芯片选择信号cs1而被激活，第二存储器设备112可以响应于第二芯片选择信号cs2而被激活，第三存储器设备113可以响应于第三芯片选择信号cs3而被激活并且第四存储器设备114可以响应于第四芯片选择信号cs4而被激活。

图3是示意了根据示例实施例的包括图2a和2b的缓冲单元的存储器设备的框图。为了便于示意并且出于描述的便利，在图3中示意了存储器设备111的一些部件。然而，实施例不限于此。例如，存储器设备111可以进一步包括其他部件。

参考图1、图2a、图2b和图3，存储器设备111可以包括缓冲单元111a、存储单元阵列111b、行解码器111c、列解码器111d、感测放大器/写驱动器111e和输入/输出电路111f。

缓冲单元111a可以通过数据线dq与处理器11交换数据。缓冲单元111a可以通过存储器数据线mdq2至mdq4与存储器设备112至114交换数据。缓冲单元111a可以通过内部数据线idq与输入/输出电路111f交换数据。

在示例性实施例中，缓冲单元111a可以响应于来自模块驱动器101的控制信号(例如，芯片选择信号或命令信号)执行上述多路复用/解多路复用操作。

存储单元阵列111b可以包括多个存储单元。存储单元可以与字线(未示意)和位线(未示意)连接。每个存储单元可以是包括存储电容器和传输晶体管的dram存储单元。

行解码器111c可以响应于来自模块驱动器101的命令/地址ca来控制字线的电压。例如，响应于命令/地址ca(特别地，行地址)，行解码器111c可以选择字线中的至少一个并且可以控制选择的字线的电压。列解码器111d可以响应于来自模块驱动器101的命令/地址ca(特别地，列地址)来选择位线中的至少一个。感测放大器/写驱动器111e可以感测或控制由列解码器111d选择的位线的电压。

输入/输出电路111f可以将从缓冲单元111a接收的数据通过内部数据线idq提供给感测放大器/写驱动器111e，或者可以将从感测放大器/写驱动器111e接收的数据通过内部数据线idq提供给缓冲单元111a。在实施例中，输入/输出电路111f可以与数据选通信号dqs(未示意)同步地通过内部数据线idq与缓冲单元111a交换数据。在示例实施例中，数据选通信号dqs可以包括用于读操作的读数据选通信号rdqs和用于写操作的写数据选通信号wdqs。

图4和图5是用于描述根据示例实施例的在图2b中示意的存储器封装的操作的图。为了描述的便利，在此处将不再重复地详细描述不必描述存储器封装的操作的部件和上述部件。将参考图4描述存储器封装110的写操作，并且将参考图5描述其读操作。

参考图1、图2b和图4，假设来自模块驱动器101的芯片选择信号cs1至cs4中的第二芯片选择信号cs2被激活而其余芯片选择信号cs1、cs3和cs4被解除激活。这意味着需要第二存储器设备112的写操作。在这种情况下，即使将相同的命令/地址提供给所有存储器设备111至114，除了第二存储器设备112之外的其余存储器设备111、113和114也都不可以执行与命令/地址ca对应的操作。

在示例实施例中，存储器封装110可以从处理器11接收数据“d”。可以通过数据线dq首先将来自处理器11的数据“d”提供给第一存储器设备111的缓冲单元111a。缓冲单元111a可以将数据“d”提供给与第二芯片选择信号cs2对应的第二存储器设备112。也就是说，缓冲单元111a可以通过第二存储器数据线mdq2将数据“d”提供给第二存储器设备112。

第二存储器设备112可以响应于命令/地址ca对通过第二存储器数据线mdq2接收的数据“d”执行写操作。

在实施例中，缓冲单元111a可以不通过内部数据线idq和存储器数据线mdq3及mdq4将数据“d”提供给分别与被解除激活的芯片选择信号cs1、cs3和cs4对应的存储器设备111、113和114。替代地，缓冲单元111a可以通过内部数据线idq和存储器数据线mdq3及mdq4将数据“d”提供给存储器设备111、113和114。在这种情况下，即使通过内部数据线idq和存储器数据线mdq3及mdq4将数据“d”提供给存储器设备111、113和114，由于分别被芯片选择信号cs1、cs3和cs4解除激活，存储器设备111、113和114也不可以执行单独的操作。

在实施例中，尽管未在图4中示意，但是缓冲单元111a可以接收芯片选择信号cs1至cs4并且可以响应于接收的芯片选择信号cs1至cs4执行上述的解多路复用操作。替代地，尽管未在图4中示意，但是缓冲单元111a可以从模块驱动器101或处理器11接收单独的控制信号并且可以基于接收的控制信号执行上述的解多路复用操作。替代地，缓冲单元111a可以从存储器设备111至114接收单独的信号(例如，地址解码信息)并且可以响应于接收的信号执行上述的解多路复用操作。

通过数据线dq接收数据“d”的频率可以与从缓冲单元111a提供数据“d”的频率不同。例如，通过数据线dq接收数据“d”的频率可以大于从缓冲单元111a提供数据“d”的频率。

参考图1、图2b和图5，假设来自模块驱动器101的芯片选择信号cs1至cs4中的第三芯片选择信号cs3被激活而其余芯片选择信号cs1、cs2和cs4被解除激活。在这种情况下，如在上面的描述中那样，可以激活第三存储器设备113，并且可以解除激活其余存储器设备111、112和114。也就是，响应于命令/地址ca，第三存储器设备113可以通过第三存储器数据线mdq3输出数据“d”。

缓冲单元111a可以通过第三存储器数据线mdq3接收数据“d”并且可以通过数据线dq将接收的数据“d”提供给处理器11。

在实施例中，缓冲单元111a可以响应于芯片选择信号cs1至cs4、来自模块驱动器101、处理器11的单独的控制信号或来自存储器设备111至114的单独的信号来执行上述的多路复用操作。

此外，缓冲单元111a可以响应于芯片选择信号、来自模块驱动器101或处理器11的单独的控制信号或来自存储器设备111至114的单独的信号来执行稍后将会描述的各种操作。

如上所述，一个存储器封装110可以包括多个存储器设备111至114，并且存储器设备111至114可以响应于彼此不同的芯片选择信号cs1至cs4而分别被激活。存储器设备111至114中的至少一个存储器设备111可以包括缓冲单元111a，并且缓冲单元111a可以对内部数据线idq、存储器数据线mdq2至mdq4和数据线dq进行多路复用/解多路复用。因此，如参考图2b所述，即便存储器封装110的数据存储容量增加，通过缓冲单元111a也可以提高数据传输速率。

图6是用于描述根据示例实施例的在图1中示意的存储器模块的操作的框图。为了便于示意并且出于描述的便利，在图6中示意了存储器模块100的一些部件。参考图1至图6，存储器模块100可以包括第一、第二、第三和第四存储器封装110、120、130和140。如图6中示意的，第一存储器封装110可以包括存储器设备111至114，第二存储器封装120可以包括存储器设备121至124，第三存储器封装130可以包括存储器设备131至134并且第四存储器封装140可以包括存储器设备141至144。

在实施例中，第二至第四存储器封装120至140中的每一个均为类似于参考图2a、图2b和图3至图5描述的第一存储器封装110的存储器封装，或者可以基于参考图2a、图2b和图3至图5描述的操作方法进行操作。

在实施例中，第一至第四存储器封装110至140可以执行4列组(rank)操作。例如，第一至第四存储器封装110至140的存储器设备111、121、131和141可以组成第一列组rank1并且可以响应于第一芯片选择信号cs1进行操作。同样地，第一至第四存储器封装110至140的存储器设备112、122、132和142可以组成第二列组rank2并且可以响应于第二芯片选择信号cs2进行操作。第一至第四存储器封装110至140的存储器设备113、123、133和143可以组成第三列组rank3并且可以响应于第三芯片选择信号cs3进行操作。第一至第四存储器封装110至140的存储器设备114、124、134和144可以组成第四列组rank4并且可以响应于第四芯片选择信号cs4进行操作。

在常规存储器封装中，多个存储器封装组合一个列组。在示例实施例中，多个存储器封装110至140可以组成多个列组rank1至rank4。也就是说，可以对一个存储器封装中的多个列组执行多列组操作。

图7是示意了根据示例实施例的在图1中示意的存储器封装的另一示例的框图。参考图7，存储器封装210可以包括存储器设备211、212、213和214。存储器设备211至214类似于上述图2a、图2b和图3至图6的存储器设备，并且因此在此处将不再重复对存储器设备211、212、213和214的详细描述。

不同于参考图2b描述的存储器封装110，图7的存储器封装210被配置为使得存储器设备211至214共享存储器数据线mdq。例如，存储器设备211至214可以通过存储器数据线mdq与存储器设备211的缓冲单元211a连接。

在示例实施例中，尽管在图7中未示意，但是存储器设备211至214中的每一个均可以具有缓冲单元，并且每个缓冲单元可以连接到存储器数据线mdq。

存储器设备211的缓冲单元211a可以将通过数据线dq接收的数据通过存储器数据线mdq提供给存储器设备212至214，或者可以通过内部数据线idq将数据提供给存储器设备211。存储器设备211至214可以响应于第一至第四芯片选择信号cs1至cs4而被分别激活。激活的存储器设备可以对通过存储器数据线mdq和内部数据线idq接收的数据执行写操作，或者可以通过存储器数据线mdq和内部数据线idq输出数据。

在实施例中，由于存储器设备212至214共享存储器数据线mdq，所以当激活一个存储器设备时，其余存储器设备被解除激活。在实施例中，在写操作期间，可以激活两个或更多个存储器设备以使得来自存储器数据线mdq的数据被写入所有激活的存储器设备中。

图8是示意了根据示例实施例的在图1中示意的存储器封装的另一示例的框图。图9是用于描述根据示例实施例的图8的存储器封装的操作的时序图。在图9中，x轴表示时间。为了便于示意并且出于描述的便利，可以省略不必描述存储器封装310的操作的部件和信号。

参考图1、图8和图9，存储器封装310可以包括存储器设备311至314。存储器设备311至314类似于上述图2a、图2b和图3至图7的存储器设备，并且因此在此处将不再重复对其的详细描述。

不用于图2b的存储器设备111至114，图8的存储器设备311至314可以响应于一个芯片选择信号cs进行操作。也就是说，存储器设备311至314可以共享相同的芯片选择信号cs并且可以响应于相同的芯片选择信号cs而被激活或解除激活。

存储器设备311的缓冲单元311a可以对内部数据线idq、存储器数据线mdq2至mdq4和数据线dq进行多路复用/解多路复用。例如，缓冲单元311a可以响应于命令/地址ca或单独的信号(未示意)选择内部数据线idq或存储器数据线mdq2至mdq4中的一个，并且可以通过选择的数据线交换数据。在实施例中，所述单独的信号可以指示列组选择信号。

在实施例中，存储器设备311的缓冲单元311a可以执行串行化/解串行化操作。例如，在读操作期间，缓冲单元311a可以对从存储器设备311至314接收的数据串行化，并且将串行化的数据通过数据线dq提供给处理器11(参考图1)。例如，缓冲单元311a可以从存储器设备311至314顺序地输出数据。替代地，在写操作期间，缓冲单元311a可以对通过数据线dq从处理器11接收的数据解串行化，并且可以将解串行化的数据通过内部数据线idq(参考图3)和存储器数据线mdq2至mdq4提供给存储器设备311至314。

将参考图9更完全地描述在读操作期间在其中进行串行化的操作。在图9的实施例中，假设处理器11请求的数据的突发长度为“8”。也就是说，响应于一个读命令可以从存储器封装310输出第一至第八数据d1至d8。在实施例中，一个数据可以包括其数量(例如，4或8)被预定的数据位。

如在图9中示意的，存储器设备311至314可以输出数据d1至d8。例如，第一存储器设备311可以通过内部数据线idq输出第一和第五数据d1和d5，第二存储器设备312可以通过第二存储器数据线mdq2输出第二和第六数据d2和d6，第三存储器设备313可以通过第三存储器数据线mdq3输出第三和第七数据d3和d7，并且第四存储器设备314可以通过第四存储器数据线mdq4输出第四和第八数据d4和d8。

来自存储器设备311至314的多条数据可以在比数据选通信号dqs(或读数据选通信号rdqs)的周期更长的时段期间被输出。在实施例中，数据选通信号dqs可以是具有由处理器11与存储器模块之间或处理器11与存储器封装之间的预定接口限定的频率的信号。例如，来自第一存储器设备311的第一数据d1可以在t1和t5之间的间隔期间被输出。也就是说，来自第一存储器设备311的第一数据d1可以在与数据选通信号dqs的周期的两倍对应的时间期间被输出。同样地，第二至第八数据d2至d8中的每一个可以在t2至t9的时间时段期间与数据选通信号dqs的周期的两倍同步地被输出。

存储器设备311的缓冲单元311a可以对通过内部数据线idq和存储器数据线mdq2至mdq4接收的第一至第八数据d1至d8串行化并且可以通过数据线dq输出串行化的数据。在这种情况下，缓冲单元311a可以与数据选通信号dqs同步地输出第一至第八数据d1至d8。例如，缓冲单元311a可以在t1和t2之间的时间时段期间通过数据线dq输出来自内部数据线idq的第一数据d1。同样地，缓冲单元311a可以在t2和t9之间的时间时段期间与数据选通信号dqs同步地通过数据线dq分别输出第二至第八数据d2至d8。

在实施例中，第一至第四存储器设备311至314可以响应于来自模块驱动器101的命令/地址ca同时执行读操作。然而，来自第一至第四存储器设备311至314的多条数据到达缓冲单元311a的时机可以彼此不同。例如，可以在t1时通过缓冲单元311a检测来自第一存储器设备311的第一数据d1。然而，可以在比t1晚的t2时通过缓冲单元311a检测来自第二存储器设备312的第二数据d2。

也就是说，即使第一和第二存储器设备311和312在相同时间执行读操作，来自第一存储器设备311的第一数据d1到达缓冲单元311a的时间点也可以不同于来自第二存储器设备312的第二数据d2到达缓冲单元311a的时间点。时间差(即，延迟时间差)可由存储器设备311的内部数据线idq和存储器设备312至314的存储器数据线mdq2至mdq4造成。例如，内部数据线idq和存储器数据线mdq2至mdq4的物理长度可能彼此不同。数据线之间的物理长度的差可造成延迟时间差。

在示例实施例中，可以通过来自模块驱动器101或处理器11的控制信号(例如，芯片选择信号或命令)来调整第一至第八数据d1至d8之间的延迟时间差，以使得第一至第八数据d1至d8可以与数据选通信号dqs同步。

响应于来自模块驱动器101或处理器11的控制信号，存储器设备311可以通过内部数据线idq给缓冲单元311a提供第一和第五数据d1和d5，存储器设备312可以通过存储器数据线mdq2给缓冲单元311a提供第二和第六数据d2和d6，存储器设备313可以通过存储器数据线mdq3给缓冲单元311a提供第三和第七数据d3和d7，并且存储器设备314可以通过存储器数据线mdq4给缓冲单元311a提供第四和第八数据d4和d8。从而，缓冲单元311a可以通过数据线dq将第一至第八数据d1至d8输出到外部设备(例如，处理器11)。例如，存储器设备311至314可以在数据选通信号dqs的多个周期(例如，t1至t9)中分别输出各对数据d1/d5、d2/d6、d3/d7和d4/d8，并且缓冲单元311a可以与数据选通信号dqs同步地将串行化数据(例如，d1至d8)提供给处理器11。

在示例实施例中，当存储器封装310包括相互堆叠的第一至第八存储器设备时，缓冲单元311a可以与数据选通信号dqs同步地将来自第一至第八存储器设备的第一至第十六数据通过内部数据线idq和存储器数据线mdq提供给处理器11。

根据本公开示例实施例的存储器封装可以经过数据串行化/解串行化操作通过重叠归因于内部和存储器数据线之间物理长度的差的延迟时间时段来减小与数据输入/输出关联的延迟。

在图9中例示了在读操作期间进行数据串行化的实施例。此外，在写操作期间，可以以与上述方式类似的方式相反地进行解串行化。例如，缓冲单元311a可以通过数据线dq接收第一至第八数据d1至d8，并且可以通过内部数据线idq和如在图8中示意的第二至第四存储器数据线mdq2至mdq4将第一至第八数据d1至d8提供给存储器设备311至314。

在实施例中，当包括在一个存储器封装中的存储器设备的数量增加时，通过内部数据线idq和存储器数据线mdq传输和接收的数据的周期也会增加。替代地，在一个存储器封装中，当共享芯片选择信号的存储器设备的数量增加时，通过内部数据线idq和存储器数据线mdq传输和接收的数据的周期也会增加。例如，在包括在一个存储器封装中的八个存储器设备共享相同的芯片选择信号的情况下，通过内部数据线idq和存储器数据线mdq交换数据的周期可以是数据选通信号dqs的周期的八倍。

图9中示意的时序图是用于描述创造性构思的实施例的示例，并且创造性构思的实施例可不限于图9中示意的时序图。例如，通过数据线dq输入和输出数据的时序可以与图9中示意的时序不同。

根据创造性构思的上述实施例，即使包括在一个存储器封装中的多个存储器设备共享相同的芯片选择信号，也可以通过缓冲单元的串行化/解串行化来正常地实现数据输入/输出。

图10是示意了根据示例实施例的在图1中示意的存储器封装的另一示例的框图。参考图1和图9，存储器封装410可以包括第一、第二、第三和第四存储器设备411、412、413和414。第一至第四存储器设备411至414类似于上述图2a、图2b和图3至图9的存储器设备，并且因此在此处将不再重复对其的详细描述。

在示例实施例中，存储器设备411可以包括缓冲单元411a。即使未在图10中示意，但是存储器设备412至414可以分别包括缓冲单元412a至414a。

不同于图2b的缓冲单元111a，图10的缓冲单元411a可以从模块驱动器101接收命令/地址ca和芯片选择信号cs。存储器设备411的缓冲单元411a可以将接收的命令/地址ca和芯片选择信号cs提供给存储器设备412至414。也就是说，缓冲单元411a可以作为命令/地址ca和芯片选择信号cs的缓冲器进行操作。

在实施例中，尽管未在图10中示意，但是如上所述，缓冲单元414a可以给存储器设备411至414分别提供不同的芯片选择信号。另外，如参考图7所描述的，存储器设备412至414可以配置为共享相同的存储器数据线mdq。

在实施例中，如图1中示意的，存储器封装110至180中的每一个可以包括多个存储器设备。模块驱动器101可以配置为使得将命令/地址ca和芯片选择信号cs直接提供给包括在存储器封装110至180中的每一个中的所有存储器设备中的每一个。在这种情况下，当被提供来自模块驱动器101的命令/地址ca和芯片选择信号cs的存储器设备的数量增加时，用于提供命令/地址ca的线的负载可能增加。出于这个原因，可能会不正常地提供命令/地址ca。

通过对模块驱动器101的命令/地址ca和芯片选择信号cs执行缓冲功能，根据实施例的缓冲单元411a可以减小用于提供该命令/地址ca和芯片选择信号cs的信号线的负载。因此，即使包括在一个存储器封装中的存储器设备的数量增加，也可以正常地提供命令/地址ca和芯片选择信号cs。

在实施例中，尽管在图10中未示意，但是包括在一个存储器封装中的多个存储器设备的每一个均可以包括缓冲单元。通过熔丝设置或单独的设置可以激活或解除激活包括在每个存储器设备中的缓冲单元。激活的缓冲单元可以执行参考图1、图2a、图2b和图3至图9所描述的操作。替代执行参考图1、图2a、图2b和图3至图9所描述的操作，解除激活的缓冲单元可以简单地提供存储器数据线mdq中的每一个的数据传输路径，或者提供存储器数据线mdq和与存储器数据线mdq对应的存储器设备的内部数据线idq之间的数据传输路径。

图11是示意了根据示例实施例的在图1中示意的存储器封装的另一示例的框图。参考图1和图11，存储器封装510可以包括第一、第二、第三和第四存储器设备511、512、513和514。第一至第四存储器设备511至514可以分别包括缓冲单元511a至514a。缓冲单元511a至514a中的每一个可以是参考图1、图2a、图2b和图3至图9所描述的缓冲单元，或者可以执行参考图1、图2a、图2b和图3至图9所描述的操作。第一至第四存储器设备511至514可以分别接收芯片选择信号cs1至cs4。

在示例实施例中，第一存储器设备511的缓冲单元511a通过数据线dq与处理器11连接并且通过第二存储器数据线mdq2与第二存储器设备512的缓冲单元512a连接。缓冲单元512a通过第三存储器数据线mdq3与第三存储器设备513的缓冲单元513a连接。缓冲单元513a通过第四存储器数据线mdq4与第四存储器设备514的缓冲单元514a连接。缓冲单元511a至514a中的每一个可以通过对应的内部数据线与存储器设备511至514中的每一个交换数据(未示意)。

假设在写操作期间，第二芯片选择信号cs被激活而其他芯片选择信号cs1、cs3和cs4被解除激活。在这种情况下，第一存储器设备511的缓冲单元511a可以通过数据线dq从处理器11接收写数据。缓冲单元511a可以响应于被解除激活的第一芯片选择信号cs1通过第二存储器数据线mdq2将数据提供给第二缓冲单元512a。响应于激活的第二芯片选择信号cs2，缓冲单元512a可以通过包括在第二存储器设备512中的内部数据线idq(参考图3)将接收的数据提供给第二存储器设备512的输入/输出电路(未示意)，并且第二存储器设备512可以将写数据写入存储单元阵列中(未示意)。

如上所述，缓冲单元511a至514a可以响应于芯片选择信号cs1至cs4将数据提供给对应的存储器设备511至514。替代地，缓冲单元511a至514a中的每一个可以响应于对应的存储器数据线mdq将数据提供给不同的存储器设备。

在实施例中，在读操作期间，缓冲单元511a至514a可以如在上面的描述中的进行操作。例如，在读操作中，在第二芯片选择信号cs2被激活并且芯片选择信号cs1、cs3和cs4被解除激活的情况下，第二存储器设备512的缓冲单元512a可以通过第二存储器数据线mdq2将从第二存储器设备512的第二存储单元阵列读取的数据提供给第一存储器设备511的缓冲单元511a。缓冲单元511a可以将通过第二存储器数据线mdq2接收的读数据通过数据线dq提供给处理器11。

根据上述实施例，包括在一个存储器封装中的多个存储器设备中的至少一个包括缓冲单元。所述缓冲单元可以通过数据线dq与处理器11连接并且可以通过存储器数据线mdq与多个存储器设备连接。如上所述，缓冲单元可以在数据线dq和存储器数据线mdq之间执行多路复用/解多路复用操作。替代地，如上所述，缓冲单元可以在数据线dq和存储器数据线mdq之间执行串行化/解串行化操作。借助上面的描述，通过上述的缓冲单元可以减少通道的负载，从而提高了数据传输速率并且使得能够增加存储器封装的数据存储容量。

图12是示意了根据示例实施例的在图1中示意的存储器封装的另一示例的框图。参考图1和图12，存储器封装610可以包括多个存储器设备611、612、613和614及缓冲单元615。存储器设备611至614类似于参考图2a、图2b、图3至图8、图10和图11所描述的存储器设备，并且因此在此处将不再重复对其的详细描述。

不同于上述存储器封装110至510，图12的存储器封装610可以包括单独的缓冲单元615。在图1、图2a、图2b和图3至图10的实施例中，缓冲单元可以包括在多个存储器设备中的至少一个中。然而，在图12的实施例中，缓冲单元615可以用与存储器设备611至614不同的单独的半导体芯片或半导体裸片来实现。

缓冲单元615可以分别通过第一至第四存储器数据线mdq1至mdq4与第一至第四存储器设备611至614连接。第一至第四存储器设备611至614中的每一个可以从模块驱动器101接收命令/地址ca。第一至第四存储器设备611至614可以从模块驱动器101分别接收第一至第四芯片选择信号cs1至cs4。

缓冲单元615可以执行参考图1、图2a、图2b和图3至图11所描述的操作。在实施例中，缓冲单元615可以在数据线dq和存储器数据线mdq1至mdq4之间执行多路复用/解多路复用操作。替代地，缓冲单元615可以在传输到存储器设备611至614/从存储器设备611至614接收的数据和传输到处理器11/从处理器11接收的数据之间执行串行化/解串行化操作。

尽管在图12中未示意，但是如同参考图1、图2a、图2b和图3至图12所给出的描述，存储器设备611至614可以配置为共享一个芯片选择信号或共享相同的存储器数据线mdq。另外，如同在上面的描述，缓冲单元615可以执行接收并缓冲来自模块驱动器101的命令/地址ca和芯片选择信号cs的缓冲功能。

图13a和13b是示意了根据示例实施例的在存储器设备和包括在图1的存储器封装中的缓冲单元之间的连接结构的图。为了描述的便利，在图13a和图13b中示意了用于存储器设备和缓冲单元之间的连接的一些部件。此外，假设用于存储器设备和缓冲单元之间的连接的部件通过键合线而彼此连接。然而，实施例不限于此。例如，在不背离创造性构思的范围和精神的情况下，可以不同地改变或修改用于连接的部件和连接的方式。

参考图13a和13b，存储器封装710可以包括多个存储器设备711、712、713和714及缓冲单元715。存储器设备711至714可以通过第一、第二、第三和第四线l01、l02、l03和l04与缓冲单元715连接。例如，如在图13a中示意的，第一存储器设备711可以通过第一线l01与缓冲单元715连接，第二存储器设备712可以通过第二线l02与第一存储器设备711连接，第三存储器设备713可以通过第三线l03与第二存储器设备712连接并且第四存储器设备714可以通过第四线l03与第三存储器设备713连接。在示例实施例中，第一至第四存储器设备711至714可以共享第一至第四线l01至l04，并且可以通过第一至第四线l01至l04与缓冲单元715连接。

替代地，如在图13中示意的，第一存储器设备711通过第一线l01与缓冲单元715连接。第二存储器设备712可以通过第二线l02与第一存储器设备711连接。也就是说，第二存储器设备712可以通过第一和第二线l01和l02与缓冲单元715连接。同样地，第三存储器设备713通过第三线l03’与缓冲单元715连接，并且第四存储器设备714通过第四线l04与缓冲单元715连接。也就是说，第四存储器设备714可以通过第三和第四线l03’和l04与缓冲单元715连接。在示例实施例中，存储器设备711至714可以被分类为包括第一和第二存储器设备711和712的第一组和包括第三和第四存储器设备713和714的第二组。每个组中的存储器设备可以配置为共享导线(wire)。

在实施例中，尽管在图13a和13b中未示意，但是第一组的第一存储器设备711和第二组的第三存储器设备713可以响应于相同的第一芯片选择信号进行操作，并且第一组的第二存储器设备712和第二组的第四存储器设备714可以响应于相同的第二芯片选择信号进行操作。也就是说，可以不同地改变或修改要提供给存储器设备711至714的芯片选择信号。

例如，可以通过如在图13a和13b中示意地布置存储器设备和缓冲单元之间的导线来降低导线的复杂度。尽管在图13a和13b中未示意，但是可以不同地改变或修改布置导线的方式。例如，存储器封装710可以进一步包括多个存储器设备。所述存储器设备可以分类成多个组。在这种情况下，所述组为三个或更多个，或者包括在每个组中的存储器设备可以为两个或更多个。在每个组中的存储器设备可以通过相同导线与缓冲单元连接。

图14是示意了根据示例实施例的存储器模块应用于其上的用户系统的框图。参考图14，用户系统80可以包括处理器81和存储器模块800。处理器81类似于参考图1所描述的处理器11，并且因此在此处将不再重复对其的详细描述。

存储器模块800可以包括多个存储器封装810至880和模块驱动器801。存储器封装810至880中的每一个可以是参考图1、图2a、图2b、图3至图12、图13a和图13b所描述的存储器封装，或者可以执行参考图1、图2a、图2b、图3至图12、图13a和图13b所描述的操作。

不同于图1的模块驱动器101，图14的模块驱动器801可以通过多个信号线将命令/地址ca和芯片选择信号cs提供给存储器封装810至880中的每一个。例如，模块驱动器801可以通过多个信号线将命令/地址ca和芯片选择信号cs提供给第一存储器封装810。模块驱动器801可以通过不同于与第一存储器封装810连接的多个信号线的多个信号线将命令/地址ca和芯片选择信号cs提供给第二存储器封装820。例如，模块驱动器801可以通过不同的信号线将命令/地址ca和芯片选择信号cs提供给存储器封装810至880中的每一个。

在示例实施例中，在图14的模块驱动器801中，命令/地址ca和芯片选择信号cs被施加到其中的每一个上的存储器封装组的数量可以比在图1的模块驱动器101中的数量多。例如，图1的模块驱动器101可以将从处理器11接收的命令/地址ca和芯片选择信号cs分成两份以将它们提供给存储器封装110至180。不同于上面的描述，图14的模块驱动器801可以将从处理器81接收的命令/地址ca和芯片选择信号cs分成八份以将它们提供给存储器封装810至880。

在实施例中，如上所述，为了增加模块驱动器801的命令/地址ca和芯片选择信号cs被分的次数，模块驱动器801可以包括用于增加该次数的功能块或电路。替代地，模块驱动器801可以包括多个电路，每个电路与图1的模块驱动器101相同。

如上所述，由于模块驱动器801通过不同的信号线将命令/地址ca和芯片选择信号cs提供给存储器封装810至880中的每一个，因此可以减小用于命令/地址ca和芯片选择信号cs的信号线的负载。因此，可以正常地将命令/地址ca和芯片选择信号cs提供给存储器设备810至880中的每一个。

图15是示意了根据示例实施例的存储器模块应用于其上的用户系统的框图。参考图15，用户系统90包括存储器模块900和处理器91，并且存储器模块900包括多个存储器封装910至980和模块驱动器901。处理器980和存储器封装910至980类似于参考图14所描述的处理器81和存储器封装810至880，并且因此在此处将不再重复对其的详细描述。

不同于图14的模块驱动器801，图15的模块驱动器901可以通过多个信号线l01至l0n和l11至l1m将命令/地址ca和芯片选择信号cs提供给存储器封装810至880中的每一个。

在示例实施例中，模块驱动器901可以通过信号线l01至l0n将命令/地址ca和芯片选择信号cs提供给第一存储器封装910。在实施例中，如上所述，第一存储器封装910可以包括多个存储器设备，并且所述存储器设备中的每一个可以从信号线l01至l0n接收命令/地址ca和芯片选择信号cs。详细来说，第一存储器封装910的第一存储器设备可以通过第一信号线l01接收命令/地址ca和芯片选择信号cs。第一存储器封装910的第二存储器设备可以通过第二信号线l02接收命令/地址ca和芯片选择信号cs。同样地，存储器设备中的每一个可以从信号线l01至l0n中的对应信号线接收命令/地址ca和芯片选择信号cs。

如同在上面描述的那些，除了第一存储器封装910之外的其余存储器封装920至980中的每一个可以包括多个存储器设备，并且所述存储器设备可以分别从信号线l01至l0n和l11至l1m接收命令/地址ca和芯片选择信号cs。

如上所述，通过分别经过信号线l01至l0n和l11至l1m将命令/地址ca和芯片选择信号cs提供给存储器封装910至980，可以减小用于提供命令/地址ca和芯片选择信号cs的信号线的负载。因此，即使增加存储器设备或存储器封装的数量来增加容量，也可以正常地提供命令/地址ca和芯片选择信号cs。

图16是示意了根据示例实施例的存储器模块应用于其上的用户系统a0的框图。参考图16，用户系统a0可以包括存储器模块a00和处理器a1。也就是说，存储器模块a00可以具有低负载dimm(loadreduceddimm，lrdimm)的结构。存储器模块a00包括多个存储器封装a10至a80、模块驱动器a01和多个数据缓冲器db。处理器a1、存储器封装a10至a80和模块驱动器a01类似于上面描述的存储器封装和模块驱动器，并且因此在此将不再重复对其的详细描述。

不同于上述的存储器模块，图16的存储器模块a00还可以包括数据缓冲器db。数据缓冲器db可以通过数据线dq与处理器a1交换数据。也就是说，数据缓冲器db中的每一个可以通过信号线与存储器封装a10至a80中的对应存储器封装交换数据。在实施例中，数据缓冲器db中的每一个可以响应于来自模块驱动器a01的缓冲命令bcom进行操作。数据缓冲器db中的每一个可以响应于缓冲命令bcom临时存储从存储器封装a10至a80中的对应存储器封装提供的数据或者从处理器a1提供的数据。

在实施例中，数据缓冲器db可以执行临时存储处理器a1和存储器封装a10至a80之间的数据的功能。然而，如上所述，不同于数据缓冲器db，分别包括在存储器封装a10至a80中的缓冲单元可以执行诸如上述多路复用/解多路复用和串行化/解串行化的功能。在实施例中，分别包括在存储器封装a10至a80中的缓冲单元可以响应于缓冲命令bcom或缓冲命令bcom的一部分执行上述操作。

图17是示意了根据某实施例的存储器模块应用于其上的用户系统的框图。参考图17，用户系统1000可以包括处理器1100、存储器模块1200、芯片组1300、图形处理单元(gpu)1400、输入/输出接口1500和存储装置1600。在实施例中，用户系统1000可以包括计算机、便携式计算机、超移动个人计算机(umpc)、工作站、服务器计算机、上网本、个人数字助理(pda)、便携式计算机、网络平板、无线电话、移动电话、智能电话、数字相机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中传输或接收信息的设备或组成家庭网络的各种电子设备之一。

处理器1100可以控制用户系统1000的总体操作。处理器1100可以执行用户系统1000的各种操作。

存储器模块1200可以与处理器1100直接连接。例如，存储器模块1200可以具有双列直插式存储器模块(dimm)形式，并且存储器模块1200可以安装在dimm插槽上，其与处理器1100直接连接，以与处理器1100通信。存储器模块1200可以被用作用户系统1000的主存储器、缓冲存储器或高速缓冲存储器。在实施例中，存储器模块1200可以是参考图1、图2a、图2b、图3至图12、图13a、图13b和图14至图16所描述的存储器模块，并且可以执行参考图1、图2a、图2b、图3至图12、图13a、图13b和图14至图16所描述的操作。

芯片组1300可以与处理器1100电连接并且可以在处理器1100的控制之下控制用户系统1000的硬件。例如，芯片组1300可以通过主总线分别与gpu1400、输入/输出接口1500和存储装置1600连接并且可以对主总线执行桥接操作。

gpu1400可以执行用于输出用户系统1000的图像数据的一系列操作。在实施例中，gpu1400可以以芯片上系统的形式嵌入在处理器1100中。

输入/输出接口1500可以包括将数据或指令输入到用户系统1000中或将数据输出到外部的各种设备。例如，输入/输出接口1500可以包括用户输入设备，例如键盘、小键盘、按钮、触摸面板、触摸屏、触摸垫、触摸球、相机、麦克风、陀螺仪传感器、振动传感器、压电元件、温度传感器和生物计量传感器；以及用户输出设备，例如液晶显示器(lcd)、有机发光二极管(oled)显示设备、主动矩阵oled(amoled)显示设备、发光二极管(led)、扬声器和电机。

存储装置1600可以被用作用户系统1000的大容量存储介质。存储装置1600可以包括诸如硬盘驱动器(hdd)、固态驱动器(ssd)、存储卡和存储棒的大容量存储介质。在实施例中，存储装置1600可以包括参考图1、图2a、图2b、图3至图12、图13a、图13b和图14至图16所描述的存储器模块的存储器封装中的至少一个。

根据本公开的示例实施例，存储器设备、包括存储器设备的存储器封装和包括存储器设备的存储器模块可以包括包含位于外部设备(例如，处理器)和存储器设备之间的缓冲单元的存储器设备。根据创造性构思的实施例，可以提供具有增加的存储容量和提高的性能的存储器设备、包括这样的存储器设备的存储器封装以及包括这样的存储器设备的存储器模块。

尽管已经参考示例性实施例描述了本公开，但是本领域技术人员将明了，在不背离创造性构思的精神和范围的情况下可以进行各种改变和修改。因此，应当要理解上述实施例不是限制性的而是示意性的。