延时调制电路和包含延时调制电路的半导体存储器的制作方法

本发明涉及半导体存储器技术领域，特别涉及一种延时调制电路和包含延时调制电路的半导体存储器。

背景技术：

在存储器设计中，经常会用到一些大的延时模块。比如在动态随机存取存储器(dram，dynamicrandomaccessmemory)中，需要延时模块去控制tras或者trfc，或者控制一些省电电路的开启关闭时间。通常使用基本的阻容(rc)去产生延时，然而，计数通常随着芯片的工作电压和温度等因素的变化，延时会有很大的变化。在某些时候，延时的大幅度变化会带来不利的影响。

因此，需要具有一种延时电路，该延时电路可以实现当芯片的工作电压和温度变化时，其延时基本不变，从而可以得到更好的性能。

在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

技术实现要素：

有鉴于此，本发明实施例希望提供一种延时调制电路和包含延时调制电路的半导体存储器，以至少解决现有技术中存在的问题。

本发明实施例的技术方案是这样实现的，根据本发明的一个方面，提供了一种延时调制电路，所述延时调制电路包括：

信号输入控制模块，具有第一输入导入端、第二输入导入端以及输入导出端；

延时模块，具有第一延时输入端、第二延时输入端、第一延时输出端以及第二延时输出端，所述输入导出端与所述第一延时输入端连接，并且所述第二延时输入端与所述第一延时输出端连接；以及

计数模块，具有第一计数输入端、第二计数输入端以及计数输出端，所述第一计数输入端与所述第二延时输出端连接，所述第二计数输入端与所述输入导出端连接，并且所述计数输出端与所述第二输入导入端连接；

其中，所述延时模块被施加稳压调制电压。

根据本发明的该实施例，能够实现当芯片的工作参数改变时延时基本不变，从而能够使芯片的性能更佳。

在一个具体实施例中，所述延时调制电路还包括信号输出控制模块，所述信号输出控制模块具有第一输出导入端、第二输出导入端和输出导出端，并且所述第一输出导入端与所述第一输入导入端连接，所述第二输出导入端与所述输入导出端连接。根据本实施例，能够使得输出信号得到稳定的延时。

在一个具体实施例中，所述延时模块包括逻辑门电路和延时电路，所述逻辑门电路和延时电路串联，所述延时电路具有至少一个延时单元，且当具有多个延时单元时，多个延时单元为串联连接，串联的最后一个延时单元的输出端作为所述延时模块的输出端；所述逻辑门电路具有第一逻辑门输入端、第二逻辑门输入端和逻辑门输出端，所述第一逻辑门输入端作为所述第一延时输入端，所述第二逻辑门输入端作为所述第二延时输入端，所述逻辑门输出端连接所述延时电路的输入端。

根据一个具体实施例，每个所述延时单元包括串联的阻容rc振荡电路和反相器。具体地，所述串联的最后一个延时单元的反相器的输入端作为所述第一延时输出端连接所述第二延时输入端。

根据一个具体实施例，所述延时模块的稳压调制电压被施加在所述第一逻辑门以及所述反相器上。具体地，所述逻辑门电路为与非门电路。

在一个具体实施例中，所述信号输入控制模块包括串联的低脉冲产生电路和rs锁存器，所述低脉冲产生电路的输入端作为所述第一输入导入端，用于接收输入信号，所述低脉冲产生电路的输出端连接所述rs锁存器的第一输入端；所述rs锁存器的第二输入端作为所述第二输入导入端，所述rs锁存器的输出端作为所述输入导出端。

具体地，所述计数模块被施加所述稳压调制电压。根据本实施例，可以使得计数模块的输出稳定。

根据一个具体实施例，所述稳压调制电压是由所述延时调制电路所在芯片的内部稳压电源或者由所述芯片的外部稳压电源施加的电压。根据该实施例，能够提供与芯片的工作参数无关的调制电压从而产生稳定的延时。

本发明的另一方面还提供了一种半导体存储器，该半导体存储器包括以上方面以及其具体实施例中的延时调制电路。

根据本发明的延时调制电路，可以实现当电压和温度改变时，延时基本不变，从而可以得到更好的性能。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。

图1为根据本发明的一个实施例的延时调制电路的一部分的示意图；

图2示出了图1中所示的延时调制电路的另一部分的示意图；以及

图3为图1和图2中所示的实施例中各种信号的波形图。

附图标号说明：

10延时模块；

101第一延时输入端；102第二延时输入端；103第一延时输出端；

104第二延时输出端；

20计数模块；

201第一计数输入端；202第二计数输入端；203计数输出端；

30信号输入控制模块；

301第一输入导入端；302第二输入导入端；303输入导出端；

40信号输出控制模块；

401第一输出导入端；402第二输出导入端；

403输出导出端；

in输入信号；pulsegen脉冲产生信号；

vcc电源电压；vreg稳压调制电压。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。现在根据附图来描述根据本发明的具体实施例。

图1和图2示出了根据本发明的一个实施例的延时调制电路，其中图1示出了该延时调制电路的一部分，包括：延时模块10、计数模块20和信号输入控制模块30；图2示出了该延时调制电路的另一部分，包括：信号输出控制模块40。

如图1所示，本实施例的延时调制电路的信号输入控制模块30具有第一输入导入端301、第二输入导入端302以及输入导出端303。

信号输入控制模块30包括串联的低脉冲产生电路和rs锁存器。

尽管未在本发明中示出，但本领域技术人员应理解，信号输入控制模块30也可以为除了rs锁存器以外的其它方式形成的电路，只要其能实现的功能作用与本发明实施例中的rs锁存器在延时调制电路中所起的功能作用相同，即可视为是本发明的替代实施例。

延时模块10根据信号输入控制模块30所输出的高电平信号而启动，并且延时模块10被施加以稳压调制电压vreg，该稳压调制电压vreg可以是延时调制电路所在芯片内部提供的稳压调制电压，也可以是延时调制电路所在芯片外部提供的稳压调制电压。

延时模块10具有第一延时输入端101、第二延时输入端102、第一延时输出端103以及第二延时输出端104。

输入导出端303与第一延时输入端101连接，并且第二延时输入端102与第一延时输出端103连接。

还如图1所示，延时模块10包括逻辑门电路和延时电路，逻辑门电路和延时电路串联，并且延时电路可以包括至少一个延时单元，图1中所示的延时电路具有三个延时单元。

虽然在本申请的实施例中未示出，但本领域技术人员应理解，延时电路可以仅包括一个延时单元、两个延时单元或者三个以上的延时单元。当具有多个延时单元时，多个延时单元之间为串联连接，并且串联的最后一个延时单元的输出端作为第二延时输出端104。

延时模块10的逻辑门电路具有第一逻辑门输入端、第二逻辑门输入端和逻辑门输出端。第一逻辑门输入端作为第一延时输入端101，并且第二逻辑门输入端作为第二延时输入端102，逻辑门输出端连接延时电路的输入端；具体地，当延时电路仅包括一个延时单元时，逻辑门输出端连接延时单元的输入端，当延时电路包括至少两个串联的延时单元时，逻辑门输出端连接串联的第一个延时单元的输入端。

每个延时单元均包括串联的阻容rc振荡电路和反相器。串联的最后一个延时单元的反相器的输入端作为第一延时输出端103连接第二延时输入端102。进一步如图1所示，每个阻容rc振荡电路包括并联连接的电阻和电容。

本领域技术人员应当注意的是，对于第一延时输出端103，必须是第奇数个(1、3、5、7…)延时单元的输出端才可以反馈回去接到第一个延时单元的输入端。这是因为当第一个延时单元的输入经过奇数个延时单元的延时和反相之后，在到达第奇数个延时单元的输出端时，其极性与第一个延时单元的输入极性是相反的。通过将这样的信号作为输入重新反馈给第一个延时单元，延时电路才能够进行振荡。

例如在本发明的图1中，使用了三级延时单元，并且是把第三级延时单元的输出反接回去作为第一级延时单元的一个输入。

通常的振荡器电路使用较多的就是三级或者一级。三级的接法一般如同图1所示。如果只有一级，则直接将其输出反接给自身的输入即可。

延时模块10的稳压调制电压vreg被施加在逻辑门电路以及每个反相器上。逻辑门电路例如为与非门电路。

在延时模块10启动时，计数模块20也被启动。延时模块10向计数模块输出clk时钟信号，并且在记录的时钟信号clk的个数满足预设值后输出时钟信号。

计数模块20具有第一计数输入端201、第二计数输入端202以及计数输出端203。第一计数输入端201与第二延时输出端104连接，第二计数输入端202与输出导出端303连接，并且计数输出端203与第二输入导入端302连接。

计数模块20可以被施加所述稳压调制电压vreg，并且通过设置不同的计数周期而可以得到不同的延时并且还可以提供较大的延时。

然而，计数模块20也可以直接工作在延时调制电路所在芯片的电源电压vcc下。

当计数模块直接工作在芯片的电源电压vcc下时，延时模块10可以对计数模块20的工作电压和工作温度的变化会进行补偿。

当计数模块20或信号输出控制模块40(为描述方便，这两个电路简称后续模块)的延时因芯片的工作参数(工作电压或温度)的变化而变化时，稳压调制电压vreg会进行变化以进行延时补偿。例如：当后续模块随着电压降低、或者随着温度升高而延时变长时，可以适当调高稳压调制电压vreg，让延时模块10的延时变短，从而使延时调制电路总的延时基本不变；而当后续模块随着电压增高而、或者随着温度降低而延时变短时，可以适当调低稳压调制电压vreg，让延时模块10的延时变长，从而使延时调制电路总的延时基本不变。

因此，计数模块20不论是工作在稳压调制电压vreg下还是工作在芯片的工作电压(即电源电压)vcc下，其输出也是稳定的，从而整个延时调节电路的总延时也是稳定的。

施加在延时模块10或计数模块20上的稳压调制电压vreg是由延时调节电路所在芯片中的内部稳压电源或者由外部稳压电源施加的电压。

如图2所示，信号输出控制模块40具有第一输出导入端401、第二输出导入端402和输出导出端403。第一输出导入端401与第一输入导入端301连接，第二输出导入端402与输入导出端303连接。

另外，本领域技术人员应理解，虽然在图1中未示出稳压调制电压vreg的产生电路，但稳压调制电压vreg的产生电路需要保证所产生的稳压调制电压vreg保持稳定而不受半导体存储器的芯片的工作参数的变化的影响。例如，在半导体存储器的芯片(图中未示出)的工作电压上下波动或者该芯片的工作温度改变时，输出的稳压调制电压vreg不变，从而提供稳定的调制电压。

以下结合图3所示延时调制电路中各信号的波形图，详细地描述图1和图2中所示的延时调制电路的工作过程。

首先，输入信号in经过一个低脉冲产生电路。当输入信号in从低位(即“0”)变为高位(即“1”)(如图3中输入信号in的左端)时，促使低脉冲产生电路产生一个低电平脉冲信号(如图3中的脉冲产生信号pulsegen的左端)。

当输入信号in从低位变为高位时(图3中输入信号in的中间段，即：0→1)，低脉冲产生电路产生的低电平脉冲信号将从rs锁存器输出的使能延迟(delay_enable)信号从低位变为高位(如图3中delay_enable信号的左段的低位和中间段的高位)。

然后，当delay_enable信号变为高位之后，工作在vreg下的三个rc延时单元开始工作，从而产生一个周期固定的时钟信号clk(即，延时)。由于vreg的稳压或补偿，因此时钟信号clk的周期可以与芯片的工作电压和温度几乎无关。

同时，在使delay_enable信号变为高位之后，计数模块20也开始工作从而开始计数。当时钟信号clk的个数满足计数模块的预设值以后(如图3中的时钟信号clk的个数为5个)，计数模块20输出的q变为高位，同时(q的反向)变为低位。

当计数模块20的变为低位时，会促使rs锁存器的输出端303的delay_enable信号被置为低位(如图3中delay_enable信号的最右段)。

由于delay_enable信号被置为低位，因此，延时模块10和计数模块20停止工作，而如图2和图3所示，此时第一输出导入端401的信号为高位，第二输出导入端402的信号为低位，经过反相器后变为高位，两路高位信号分别作为与非门电路的两路输入，与非门电路的输出信号为低位，再经过反相器后变为高位的输出信号从输出导出端403输出(如图3中输出信号out从低位变为高位)。

将输入信号in和delay_enable信号做逻辑运算，而得到输出信号out。输出信号out是输入信号in的上升沿延时信号。

此时结束一个延时循环并进入下一个延时循环。

根据本发明的该实施例，延时模块的周期和计数模块的预设值都可以通过测试模式或者其他模式加以调整，从而得到不同的延时。例如，通过调节延时模块10的电阻和电容的值、和/或调节延时模块10中延时单元的串联数量、和/或通过调整计数模块的计数个数而进行延时的调整。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。