一种平衡位线漏电流的静态存储单元的制作方法

文档序号:14912901发布日期:2018-07-10 23:54
本发明涉及一种静态存储单元,尤其是涉及一种平衡位线漏电流的静态存储单元。
背景技术
:随着医疗电子与便携式设备的发展,低功耗已经成为芯片设计者首要考虑的目标之一。为了实现电路的低功耗,降低工作电压是最直接有效的方法。目前,芯片绝大部分功耗来源于存储器,而静态随机存储器(StaticRandomAccessMemory,SRAM)是一种高性能的存储器,在芯片设计中被广泛采用,因此减小SRAM的功耗是一种延长设备使用寿命的有效方法。然而,受到制造工艺偏差与越来越小的(电源电压)工作电压的影响,静态随机存储器的开关电流比也随之逐渐减少,漏电流所占总电流比例也不断上升,稳定性随着漏电流比例的上升而急剧下降。在静态随机存储器当中,静态存储单元由于有着最小的特征尺寸以及占据了存储器绝大部分面积,提升静态存储单元在低工作电压下的稳定性将有助于提升整个静态随机存储器在低电压下的稳定性。目前,构成静态随机存储器的静态存储单元种类繁多,其中6T结构的静态存储单元是当前业界最常使用的。当6T结构的静态存储单元(6T单元)没有被选中时,静态随机存储器的存储节点和位线由一个关闭的晶体管连接。因此,在存储数据0与存储数据1时位线与节点间漏电流将不同。在低电压下且位线挂载较多静态存储单元且处于极端情况时(如当前列上静态存储单元全部存1或全部存0时),漏电流差异将十分明显,差异甚至会超过正常读取电流。IBM在文章An8T-SRAMforvariabilitytoleranceandlow-voltageoperationinhigh-performancecaches中提出了8T结构的静态存储单元(8T单元),该8T结构的静态存储单元通过采用解耦结构、隔离读取路径和存储节点来提高单元噪声容限,但是读出路径上漏电流变化导致稳定性变差的问题依然没有解决,且读取操作速度一般。文章ASub-0.3VArea-EfficientL-Shaped7TSRAMWithReadBitlineSwingExpansionSchemesBasedonBoostedRead-Bitline,Asymmetric-VRead-Port,andOffsetCellVDDBiasingTechniques中提出了7T结构的静态存储单元(7T单元)。该7T结构的静态存储单元中位线与字线由单个晶体管相连,读取操作速度较快,由于在保持操作时其字线保持高电平,位线漏电流可以保持在一个很小的量级,但栅极上电压的变化也会导致漏电流的变化。鉴此,设计一种在低工作电压条件下,读取操作速度快,功耗较低,且稳定性较高的平衡位线漏电流的静态存储单元具有重要意义。技术实现要素:本发明所要解决的技术问题是提供一种在低工作电压条件下,读取操作速度快,功耗较低,且稳定性较高的平衡位线漏电流的静态存储单元。本发明解决上述技术问题所采用的技术方案为:一种平衡位线漏电流的静态存储单元,包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、写字线、读字线、读位线、反相读位线、写位线和反相写位线;所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第六NMOS管的漏极和所述的第八NMOS管的漏极连接且其连接端为所述的静态存储单元的电源端,所述的静态存储单元的电源端用于接入电源电压,所述的第一PMOS管的栅极、所述的第一NMOS管的栅极、所述的第二PMOS管的漏极、所述的第二NMOS管的漏极、所述的第四NMOS管的漏极、所述的第五NMOS管的栅极和所述的第八NMOS管的栅极连接且其连接端为所述的静态存储单元的反相输出端,所述的第一PMOS管的漏极、所述的第一NMOS管的漏极、所述的第二PMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的漏极、所述的第七NMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的静态存储单元的输出端,所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地,所述的第三NMOS管的栅极、所述的第四NMOS管的栅极和所述的写字线连接,所述的第三NMOS管的源极和所述的写位线连接,所述的第四NMOS管的源极和所述的反相写位线连接,所述的第五NMOS管的漏极、所述的第六NMOS管的源极和所述的反相读位线连接,所述的第五NMOS管的源极、所述的第七NMOS管的源极和所述的读字线连接,所述的第七NMOS管的漏极、所述的第八NMOS管的源极和所述的读位线连接,所述的第一NMOS管、所述的第二NMOS管、所述的第三NMOS管和所述的第四NMOS管均为普通阈值的NMOS管,所述的第一PMOS管和所述的第二PMOS管均为低阈值的PMOS管,所述的第五NMOS管、所述的第六NMOS管、所述的第七NMOS管和所述的第八NMOS管均为低阈值的NMOS管。所述的电源电压为0.3V。该结构中,电源电压最低可至0.3V,由此可以大幅度减少功耗。与现有技术相比,本发明的优点在于通过第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、写字线、读字线、读位线、反相读位线、写位线和反相写位线构建平衡位线漏电流的静态存储单元,在进行写操作时,写位线WBL与反相写位线WBLB根据写入信息分别被置为电源电压VDD与地VSS,与此同时,读字线RWL和写字线WWL都置为高电平,由此导致第三NMOS管N3和第四NMOS管N4打开,此时,可以通过控制写位线上的电平状态向静态存储单元写入数据,当静态存储单元存储数据0而需要写入数据1时,第三NMOS管N3需要对静态存储单元的输出端Q进行充电,第四NMOS管N4需要对静态存储单元的反相输出端QB进行放电,由于NMOS管在传输高电压方面的能力较差,同时在低电源电压下PMOS的传输性能也会急剧下降,此时,利用低阈值的第一PMOS管P1和第二PMOS管P2用更高的电流对静态存储单元的输出端Q进行充电,减少第三NMOS管N3拉升静态存储单元的输出端Q电平所需的时间,从而减少写入操作延时,提高静态存储单元的写入速度;在进行读操作时,读字线RWL和写字线WWL都被置为地VSS,此时,第三NMOS管N3与第四NMOS管N4被关闭,由此导致静态存储单元内部数据与外部写位线分离,当静态存储单元存储数据1,那么第六NMOS管N6和第七NMOS管N7处于开启状态,第五NMOS管N5和第八NMOS管N8处于关闭状态,读位线RBL通过第七NMOS管N7管进行放电,当读位线RBL放电到一定幅值时,放电操作完成,与此同时,读字线RWL被充电到高电平,此时,低阈值的第五NMOS管N5、第六NMOS管、第七NMOS管和第八NMOS管N8均采用低阈值晶体管加快读操作来减少延迟;本发明的静态存储单元中,第六NMOS管的源极连接反相读位线,第八NMOS管的源极连接读位线,当读字线RWL处于高电平时,第七NMOS管和第八NMOS管的栅极中必然一个处于高电平,一个处于低电平,同理,第五NMOS管和第六NMOS管的栅极中也必然一个处于高电平,一个处于低电平,与此同时,第六NMOS管和第八NMOS管的源极与高电平连接在一起,此时在第六NMOS管和第八NMOS管的漏极接入的电源电压VDD下降时,无论在静态存储单元中存储什么数据,位线上的漏电流都不会随其存储数据的不同而变化,由此保证低功耗条件下的稳定性,由此,本发明的静态存储单元在低工作电压条件下,读取操作速度快,功耗较低,且稳定性较高。附图说明图1为本发明的平衡位线漏电流的静态存储单元的电路图;图2为本发明的平衡位线漏电流的静态存储单元的读写波形图;图3为在300mV电源电压下,本发明的泄漏电流分布图;图4为在300mV电源电压下,6T单元的泄漏电流分布图;图5为在300mV电源电压下,7T单元的泄漏电流分布图;图6为在300mV电源电压下,8T单元的泄漏电流分布图。具体实施方式以下结合附图实施例对本发明作进一步详细描述。实施例一:如图1所示,一种平衡位线漏电流的静态存储单元,包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、写字线WWL、读字线RWL、读位线RBL、反相读位线RBLB、写位线WBL和反相写位线WBLB;第一PMOS管P1的源极、第二PMOS管P2的源极、第六NMOS管N6的漏极和第八NMOS管N8的漏极连接且其连接端为静态存储单元的电源端,静态存储单元的电源端用于接入电源电压VDD;第一PMOS管P1的栅极、第一NMOS管N1的栅极、第二PMOS管P2的漏极、第二NMOS管N2的漏极、第四NMOS管N4的漏极、第五NMOS管N5的栅极和第八NMOS管N8的栅极连接且其连接端为静态存储单元的反相输出端,第一PMOS管P1的漏极、第一NMOS管N1的漏极、第二PMOS管P2的栅极、第二NMOS管N2的栅极、第三NMOS管N3的漏极、第七NMOS管N7的栅极和第六NMOS管N6的栅极连接且其连接端为静态存储单元的输出端,第一NMOS管N1的源极和第二NMOS管N2的源极均接地,第三NMOS管N3的栅极、第四NMOS管N4的栅极和写字线WWL连接,第三NMOS管N3的源极和写位线WBL连接,第四NMOS管N4的源极和反相写位线WBLB连接,第五NMOS管N5的漏极、第六NMOS管N6的源极和反相读位线RBLB连接,第五NMOS管N5的源极、第七NMOS管N7的源极和读字线RWL连接,第七NMOS管N7的漏极、第八NMOS管N8的源极和读位线RBL连接;第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4均为普通阈值的NMOS管,第一PMOS管P1和第二PMOS管P2均为低阈值的PMOS管,第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8均为低阈值的NMOS管。实施例二:如图1所示,一种平衡位线漏电流的静态存储单元,包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、写字线WWL、读字线RWL、读位线RBL、反相读位线RBLB、写位线WBL和反相写位线WBLB;第一PMOS管P1的源极、第二PMOS管P2的源极、第六NMOS管N6的漏极和第八NMOS管N8的漏极连接且其连接端为静态存储单元的电源端,静态存储单元的电源端用于接入电源电压VDD;第一PMOS管P1的栅极、第一NMOS管N1的栅极、第二PMOS管P2的漏极、第二NMOS管N2的漏极、第四NMOS管N4的漏极、第五NMOS管N5的栅极和第八NMOS管N8的栅极连接且其连接端为静态存储单元的反相输出端,第一PMOS管P1的漏极、第一NMOS管N1的漏极、第二PMOS管P2的栅极、第二NMOS管N2的栅极、第三NMOS管N3的漏极、第七NMOS管N7的栅极和第六NMOS管N6的栅极连接且其连接端为静态存储单元的输出端,第一NMOS管N1的源极和第二NMOS管N2的源极均接地,第三NMOS管N3的栅极、第四NMOS管N4的栅极和写字线WWL连接,第三NMOS管N3的源极和写位线WBL连接,第四NMOS管N4的源极和反相写位线WBLB连接,第五NMOS管N5的漏极、第六NMOS管N6的源极和反相读位线RBLB连接,第五NMOS管N5的源极、第七NMOS管N7的源极和读字线RWL连接,第七NMOS管N7的漏极、第八NMOS管N8的源极和读位线RBL连接;第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4均为普通阈值的NMOS管,第一PMOS管P1和第二PMOS管P2均为低阈值的PMOS管,第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8均为低阈值的NMOS管。本实施例中,电源电压VDD为0.3V。在电源电压VDD为0.3V条件下对本发明的静态存储单元进行仿真,并与6T单元、7T单元和8T单元进行比较。在模拟过程中,读操作是在一个位线上负载128个静态存储单元下模拟的。根据寄生参数提取结果,读位线电容约为23fF。为了量化每个静态存储单元的延迟,我们定义读取延迟为读字线翻转50%到读位线下降100mv。本发明的静态存储单元与6T单元、7T单元和8T单元的读取延迟比较数据如表1所示。为了更好的比较优势和劣势,除了6T单元外,7T单元和8T单元都采用低阈值晶体管设计。表1各单元读取延时比较VDD=300mV6T单元7T单元8T单元本发明最快读取延时(ns)425.828.6351.7541.2最慢读取延时(ns)455.231.6156.1141.2分析表1可以看出,7T单元读取速度最快,本发明由于采用额外的晶体管来平衡漏电流的影响,读取速度略低于7T存储单元。本发明与采用正常阈值晶体管的6T单元相比,读取速度提高了约933.5%,而相比于采用有低阈值晶体管设计的8T单元也有约20.4%的提高。采用正常阈值晶体管的6T单元相对于本发明与读操作速度大约慢了10倍。虽然读位线与非选中静态存储单元单元间的路径在读操作期间处于关闭状态,但仍然会有轻微的漏电流产生。特别是在亚阈值区工作时,由于工作时间延长,漏电流的影响更为明显。此外,漏电流也会随着存储数据的不同而改变。在进行读取操作时,这些差异会造成不同的电压降。在极端情况下,位线上挂在过多单元后,漏电流甚至可以超过正常读取时的读取电流。为了比较读取操作时低电压下漏电流的影响,我们通过蒙特卡洛仿真模拟比较本发明、6T单元、7T单元和8T单元的漏电流,每个电路都进行1000次仿真。在300mV电源电压下,本发明的泄漏电流分布图如图3所示;在300mV电源电压下,6T单元的泄漏电流分布图如图4所示;在300mV电源电压下,7T单元的泄漏电流分布图如图5所示;在300mV电源电压下,8T单元的泄漏电流分布图如图6所示。分析图6可知,在8T单元中,当存储数据1时,地VSS和读位线由两个晶体管分离;相反,当8T单元存储数据0时,反相输出端QB处于高电平,这意味着地VSS和读位线只能由一个晶体管隔离。因此,8T单元构成的存储阵列最大泄漏电流发生在存储数据全为0的情况下,最小的泄漏电流发生在存储数据全为1的情况下,其余的单元是在相同的原理进行了仿真,数据如表2所示。表2各单元位线漏电流比较漏电流差异指漏电流最大值和最小值差别占漏电流最大值的比例,分析表2可知,在所有的漏电流差异中,6T单元的差异最为明显。本发明采用了平衡漏电流的设计方法,在存储不同数据时有着相同的漏电流,并且,本发明的读字线会在空闲时间保持较高电平,可以有效降低位线漏电流。综上所述,本发明使用单个低阈值晶体管加速读操作,与正常阈值6T单元和低阈值8T单元相比,读取速度提高在0.3V电源电压下分别提高933.5%和20.4%,此外,采用了平衡漏电流的读取路径设计策略,漏电流差异相比较于差异较小的7T单元缩小了三个量级,提高了存储单元和相应SRAM在低电压下的良率。当前第1页1 2 3 
再多了解一些
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