一种译码器控制电路及NorFlash存储器的版图布局方法与流程
本发明涉及半导体存储器芯片设计技术领域，具体涉及一种用于norflash存储器中节省阵列中字线的译码器面积的译码器控制电路及norflash存储器的版图布局方法。
背景技术
非易失闪存技术(norflash)存储器中的译码器控制电路(xdec)主要为存储器阵列(memoryarray)提供字线(wl)的译码，将读(read)、写(pgm)、擦(er)等模式下的电压信号根据模式控制信号及地址信息选择输出给阵列单元(arraycell)的wl，因此xdec是存储芯片中唯一随着存储器容量线性增加的模块电路。而cell的工艺尺寸越小array的高度越小，使得版图上xdec的高度受限。若保持原来的电路面积不变，将使得xdec的x方向进一步撑大，同时狭小的空间也加剧了版图的布线难度，结果导致整个芯片x方向不断变宽，实现难度越来越大，最终芯片面积成本和研发周期不断增加。
电路设计与物理实现中习惯上将一个大块(big-block，其包含1024根wl)对应的array作为一个操作单元和容量扩充单位，以4k字节(byte)的容量作为一个扇区(sector)大小，16个sector(即64kbyte)组成一个块(block，其为数据库中的最小存储和处理单位)，1024除以block对应的wl就是一个big-block包含的block数目。以一个8m的array为例，若每根wl对应的位线(bl)数目取4个page(计算机编程语言脚本，其定义jsp文件中的全局属性)，每个page按256个byte计算，则总的bl数目为8192；每个sector对应4根wl，每个block对应64根wl，因此16个block组成一个big-block，一个8m的array共计包含256个sector。由于现有技术习惯以sector为单位来设计xdec，因此若采用现有技术物理上实现一个8m的xdec，则每个sector的输出控制电路及输出选通电路被限定在4根wl对应的版图高度中，在纳米级工艺中该高度仅有约1um。
参考图1a，现有技术的译码器控制电路在norflash存储器的版图中的布局方式第一实施例所示结构图。为节省面积和减小版图布局布线的难度，现有技术将big-block译码电路12置于8marray10的一边，并统一将预译码电路11作为外围电路的一部分紧贴big-block译码电路11摆放其下。big-block译码电路12包括多个block译码电路121，每一block译码电路121包括多个sector译码电路1211，每一sector译码电路1211包括一sector输出控制电路及一sector输出选通电路，每一sector输出选通电路包括wl输出选通电路。这种布局方式在xdec驱动大容量(4m以上)的array时会影响read的速度，因为wl的寄生rc负载(loading)较大，同一根wl上远近端cell的wl高压建立到目标值时存在时间上的延迟(delay)。为了使加在所有cell的wl上的高压信号在规定时间内稳定在既定目标值，通常会加大泵(pump)电路的升压(boost)电容面积，用以提高大负载下的爬升速度；另外wl输出选通电路的面积也要线性增加来匹配驱动能力和read速度，但这种布局的优点是读sense放大器可以紧贴array摆放，在一定程度上减小了readpath的长度。
参考图1b，现有技术的译码器控制电路在norflash存储器的版图中的布局方式第二实施例所示结构图。为避免图1a所示布局方式带来的pump电路和wl输出选通电路面积增加的缺点，进一步提高read速度，一般采用图1b所示的布局方式，即将8marray分为左右两个内存库(bank)101、102，每个bank为一个4marray，这样寄生rcloading和wl输出选通电路的面积都减小一半，对pump电路驱动能力要求降低，可减小相应boost电容面积。由于分左右bank分别控制，而每个bank都需要一个wl输出选通电路，故总的wl输出选通电路面积与图1a所示布局方式一样，但版图实现上会更大一些，因为wl输出选通电路为高压管，需要独立的高压环做隔离。另外，此种布局会增加bank的地址信息和相应控制逻辑电路，版图上也需要对所有读传感器(sense)的放大器的读取路径(readpath)做平衡布线，增加readpath的长度及芯片y方向的高度。
无论采用以上图1a或图1b所示的布局方式，由于二者均以sector为单位来设计xdec控制电路，故一个8marray共计256个sector，物理面积及布线难度较大。
参考图2，现有技术的wl输出选通电路的结构图。如图2所示，现有技术的wl输出选通电路通常是利用pmos管传正高压、nmos传负高压。而由于pmos管的迁移率是nmos管迁移率的1/3～1/2，故pmos管要达到与nmos管一样的驱动能力，通常是nmos管面积的2～3倍。而版图上高压nmos与pmos分别做在hv-pwell(高压p阱)与hv-nwell(高压n阱)两个高压环里，两个高压环需要满足设计规则(designrule)拉开一定间距。再者每根wl都对应一个wl输出选通电路，因此big-block译码电路中的wl输出选通电路版图总面积近乎占到整个big-block译码电路版图面积的一半。wl输出选通电路结构的设计不仅影响xdec的物理面积及驱动性能，还直接决定输出控制电路及预译码电路的复杂度。以图2所示结构为例，该结构要求输出控制电路以sector为单位对正压输入控制信号输入端接收的正压输入控制信号pcg进行译码控制，而正压输入信号pd、负压输入信号nd、负压输入控制信号ncg三个输入端则由预译码电路分别进行控制，以满足每种模式下的wl电压值，理论上控制信号越多，相应控制电路复杂度线性增加。
综上所述，现有技术译码器控制电路结构复杂、电路版图面积较大，尤其在大容量norflash存储器中，由于译码器控制电路特点决定的布局方式，不仅降低read速度，还增加外围驱动电路和控制电路的面积。随着国内主流norflash储存器工艺降至65nm以下，现有技术译码器控制电路结构实现难度越来越大，因此急需发明新的译码器控制电路来适应存储工艺的发展。
技术实现要素：
本发明的目的在于，针对现有技术中译码器控制电路结构复杂、电路版图面积较大、降低读速度，还增加外围驱动电路和控制电路的面积的技术问题，提供一种译码器控制电路及norflash存储器的版图布局方法，使得译码器控制电路占用版图面积小、控制原理和结构简单，且布局布线简单，具备较强的复用性和易扩展性。
为实现上述目的，本发明提供了一种译码器控制电路，适用于norflash存储器；所述的译码器控制电路包括预译码电路与big-block译码电路；所述预译码电路与所述big-block译码电路电连接，用于根据wl地址信息及模式控制信号解码出读、写、擦任一模式下的wl高压信号供所述big-block译码电路选择输出；所述big-block译码电路包括多个n-block译码电路，每一所述n-block译码电路由一n-block输出控制电路与一n-block输出选通电路构成，所述n-block输出选通电路包括多个sector输出选通电路，每一所述sector输出选通电路包括多个wl输出选通电路，其中，n＝1/8、1/4、1/2、1、2、4；所述n-block输出控制电路与所述n-block输出选通电路电连接，用于使能或禁用所述n-block输出选通电路中的相应wl输出选通电路中的开关管，以使所需模式电压传输到所述norflash存储器的阵列的相应wl上。
为实现上述目的，本发明还提供了一种采用本发明所述的译码器控制电路的norflash存储器的版图布局方法，所述方法包括如下步骤：将所述译码器控制电路的big-block译码电路的版图置于所述norflash存储器的阵列的版图的中间，所述big-block译码电路的版图的高度与所述阵列的版图的高度相同；将所述big-block译码电路中每一n-block译码电路的n-block输出控制电路的版图置于相应n-block译码电路的n-block输出选通电路的版图的一侧；将每一n-block输出选通电路中的所有wl输出选通电路的版图置于相应n-block输出选通电路所包含的所有wl对应的所述norflash存储器的阵列的wl相应的版图高度中；将所有wl输出选通电路的版图向两侧出线，穿过相应的n-block输出控制电路的版图，同时连接两边阵列的相应wl；以n-block译码电路的版图为重复单元堆叠构成所述译码器控制电路的big-block译码电路的版图；将所述译码器控制电路的预译码电路的版图置于紧贴所述big-block译码电路的版图的下方。
本发明的优点在于：
(1)wl输出选通电路由两个高压nmos管构成，减少了mos管面积，而且版图上省了现有技术中pmos管的hv-nwell隔离环及其与nmos的hv-pwell、dnwell的间距；另外，该结构用同一个nmos管传正负高压，节省了相关控制电路的逻辑复杂度和版图面积；简化了输出控制电路及预译码电路的功能要求。
(2)输出控制电路从以sector为单位改为以n-block(n＝1/8、1/4、1/2、1、2、…)为单位控制，即n个block对应的wl输出选通电路共用一个n-block输出控制电路，这样整个big-block译码电路包含的输出控制电路数目变为现有技术输出控制电路数目的1/(16n)，可节省相应的输出控制电路的版图面积并减小连线复杂度。
(3)采用本发明所述的译码器控制电路的norflash存储器的版图，使得输出控制电路版图实现高度可提高至n个block对应的wl高度，而连线密度等比例降低，可将wl输出选通电路的wl布线穿过n-block输出控制电路的版图，进而可将整个big-block译码电路放在阵列中间，同时驱动左右各一半的阵列，又无需引入bank控制的机制；将读取时寄生rc的负载降为原来的一半，提高读取速度，同时不会增加外围驱动电路的面积；译码器控制电路占用版图面积小、控制原理和结构简单，布局布线简单、外围驱动电路面积小、readpath短、read速度快。尤其是在大容量先进工艺的norflash存储器中，本发明的译码器控制电路具备明显的面积成本优势、较强的复用性和易扩展性。
附图说明
图1a，现有技术的译码器控制电路在norflash存储器的版图中的布局方式第一实施例所示架构图；
图1b，现有技术的译码器控制电路在norflash存储器的版图中的布局方式第二实施例所示架构图；
图2，现有技术的wl输出选通电路的结构图；
图3，本发明所述的译码器控制电路的架构示意图；
图4，本发明所述的正负压切换电路的结构图；
图5，本发明所述的n-block输出控制电路的结构图；
图6，本发明所述的wl输出选通电路的结构图；
图7，本发明所述的译码器控制电路一实施例所示的结构图；
图8，本发明所述的译码器控制电路在norflash存储器的版图中的布局方式架构图。
具体实施方式
下面结合附图对本发明提供的译码器控制电路及norflash存储器的版图布局方法做详细说明。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参考图3，本发明所述的译码器控制电路的架构示意图。所述的译码器控制电路，适用于norflash存储器，包括预译码电路31与big-block译码电路32。预译码电路31与big-block译码电路32电连接，用于根据wl地址信息及模式控制信号解码出读(read)、写(pgm)、擦(er)任一模式下的wl高压信号供big-block译码电路32选择输出。big-block译码电路32包括多个n-block译码电路321，每一n-block译码电路321由一n-block输出控制电路3211与一n-block输出选通电路3212构成；每一n-block输出选通电路3212包括多个sector输出选通电路，每一sector输出选通电路包括多个wl输出选通电路，其中，n＝1/8、1/4、1/2、1、2、4。n-block输出控制电路3211与n-block输出选通电路3212电连接，用于使能(enable)或禁用(disable)相应n-block输出选通电路3212中的相应wl输出选通电路中的开关管，以使所需模式电压传输到norflash存储器的阵列的相应wl上。
也即，big-block译码电路根据norflash存储器的阵列的容量大小划分为多个n-block译码电路，n-block译码电路中的n-block输出控制电路，以n(n＝1/8、1/4、1/2、1、2、…)个block为单元来enable或disable对应的n-block输出选通电路；而n-block输出选通电路根据地址信息又划分为多个sector输出选通电路，sector输出选通电路包括多个wl输出选通电路。
所述的预译码电路31的主要功能是根据wl地址信息和模式控制信号解码出读、写、擦任一模式下的wl高压信号供big-block译码电路32选择输出。因此，预译码电路31进一步包括：电连接的地址译码与模式控制电路和高压输出控制电路。所述地址译码与模式控制电路用于进行读、写、擦任一模式下wl地址的选择(即各种模式下big-block→block→sector→wl的地址选择，属于常规模块电路)。所述高压输出控制电路包括多个正负压切换电路，用于根据wl地址信息及模式控制信号解码出读、写、擦任一模式下的wl高压信号供所述big-block译码电路选择输出。高压输出控制电路需要匹配big-block译码电路32的功能，高压输出控制电路的组成单元是正负压切换电路，正负压切换电路的数目等于一对正向使能信号tg、反向使能信号tgb控制的wl输出选通电路数目，因此高压输出控制电路主要由该数目的正负压切换电路构成。
参考图4，本发明所述的正负压切换电路的结构图。每一正负压切换电路包括：一第一电平移位电路41、一第一nmos管nm1和一第二nmos管nm2。第一电平移位电路41，第一输入端in1电连接地址译码与模式控制电路(未示于图中)的正负压切换使能信号输出端en_nps，第二输入端in2电连接低压逻辑电源ngpl，第三输入端in3接地，第四输入端in4电连接正高压电源vppp，第五输入端in5电连接负高压电源ngp，第一输出端out1电连接第一nmos管nm1的栅端，第二输出端out2电连接第二nmos管nm2的栅端。第一nmos管nm1，源端分别电连接第二nmos管nm2的漏端和每一n-block输出选通电路中的一wl输出选通电路的正负压切换信号输入端nps(即一n-block输出选通电路中的所有wl输出选通电路的数目与正负压切换电路的数目相等)，漏端电连接正负压切换电源vppg_nps，第一衬底电连接负高压电源ngp，第二衬底电连接低压逻辑电源ngpl。第二nmos管nm2，源端电连接负高压电源ngp，第一衬底电连接负高压电源ngp，第二衬底电连接低压逻辑电源ngpl。
也即，正负压切换电路由一个通用的电平移位电路(levelshifter)和两个高压nmos传输管构成。多个wl输出选通电路共用同一套正负压切换电路时，输入使能信号需要根据控制模式不同做反向处理。即，在read/pgm模式下需要输出正高压，应将正负压切换使能信号en_nps置高(即将第一电平移位电路41的第一输入端in1的输入信号置高)；而在er模式下需要输出负高压，应将正负压切换使能信号en_nps置低。
参考图5，本发明所述的n-block输出控制电路的结构图。每一n-block输出控制电路包括：一第二电平移位电路51。第二电平移位电路51，第一输入端in1电连接预译码电路中地址译码与模式控制电路(未示于图中)的输出控制使能信号输出端en_nblk，第二输入端in2电连接低压逻辑电源ngpl，第三输入端in3接地，第四输入端in4电连接正高压电源vppp，第五输入端in5电连接负高压电源ngp，第一输出端out1电连接相应n-block输出选通电路中的所有wl输出选通电路的正向使能信号输入端tg，第二输出端out2电连接相应n-block输出选通电路中的所有wl输出选通电路的反向使能信号输入端tgb。即，输入信号为输出控制使能信号en_nblk、负高压电源信号ngp、低压逻辑电源信号ngpl、正高压电源信号vppp，输出信号为正向使能信号tg、反向使能信号tgb；用0～ngpl电压域的输出控制使能信号en_nblk，控制ngp～vppp电压域的正向使能信号tg、反向使能信号tgb。一对正向使能信号tg、反向使能信号tgb控制一个n-block输出选通电路中的所有wl输出选通电路。该电路可用模拟通用电平移位电路实现。
big-block译码电路中的输出控制电路主要功能是使能(enable)或禁用(disable)相应wl输出选通电路中的开关管，以使所需模式电压传输到norflash存储器的阵列的相应wl上。由于输出控制电路与wl输出选通电路一起构成big-block译码电路的核心重复单元，故输出控制电路数量越少结构越简单，big-block译码电路的版图面积也按比例线性减小。因此，本发明所述的n-block输出控制电路将现有技术以sector为单位改为以n-block(n＝1/8、1/4、1/2、1、2、…)为单位控制，即n个block对应的wl输出选通电路共用一个n-block输出控制电路。这样整个big-block译码电路包含的输出控制电路数目变为现有技术的输出控制电路数目的1/(16n)，可节省相应的输出控制电路的版图面积并减小连线复杂度。
以容量为8m的阵列为例，总的sector数目为256，则1/8-block输出控制电路的数目为1/(16·(1/8))·256＝128。以此类推，1/4-block输出控制电路的数目为64，1/2-block输出控制电路的数目为32，1-block输出控制电路的数目为16，2-block输出控制电路的数目为8，…。总之，n越大输出控制电路的数目越少。但并非n取任何值对应的译码器控制电路都能够在版图上实现，因为当n较大时意味着同一对正向使能信号tg、反向使能信号tgb控制的wl输出选通电路数目线性增加。在read/pgm模式下区别这些wl输出选通电路的wl电压状态靠的是预译码电路中正负压切换电路的不同输出电压值，即同一对正向使能信号tg、反向使能信号tgb控制的wl输出选通电路数目等于正负压切换电路的数目，而正负压切换电路越多预译码电路面积越大，这样会增加外围电路的面积。另外正负压切换信号nps作为正负压切换电路的输出，在版图实现上一般作为y方向的总线贯穿整个big-block译码电路，当正负压切换信号nps总线的金属(metal)宽度大于big-block译码电路的宽度时，版图无法实现。可见，n的取值越大，big-block译码电路的宽度越小，但正负压切换信号nps的总线宽度越大，版图实现的难度越大，因此n的取值需要在面积和版图实现之间折中。
设一个big-block和一个sector对应的wl数目分别为xwl_bblk和xwl_sec，则一个big-block对应的sector数目为
设版图上每根正负压切换信号nps占据的版图宽度(包括其metal线宽与间距)为xw_nps，若忽略big-block译码电路中电源(power)线和其他控制信号线宽度，则当n满足下面条件时，对应的big-block译码电路可用版图实现。
显然，当n满足上式条件且取最大值时，big-block译码电路中的n-block控制电路数目最少，即big-block译码电路的版图面积最小；但此时预译码电路中正负压切换电路的数目最多，在一定程度上增加了外围电路面积。因此，越是在大容量norflash存储器中，由于big-block译码电路随array大小线性倍增，其版图面积占译码器控制电路总面积的比例越高，而正负压切换电路作为所有big-block译码电路的共用电路不会随容量的增加而增加，因此n满足上式条件时，取值越大，译码器控制电路总面积相对现有技术减小的越多。
优选的，所述norflash存储器的容量在8m～32m时，n的取值为1/4或1/2；容量在64m～256m时，n的取值为1/2或1。因n越大对应的正负压切换电路越多，容量越小正负压切换电路的面积占整个译码器控制电路面积的比重越大，故n的取值既要保证big-block译码电路面积小，同时又不能增加过多正负压切换电路。n≥2时由于正负压切换信号nps总线过宽，依据上述公式(2)的约束，难以在版图上实现。因此实际电路设计与物理实现时，一般n在1/8到1之间取值。
优选的，所述norflash存储器的容量在8m～256m时，n的取值为1/2。考虑电路的复用性和缩短研发周期，8m～256m的译码器控制电路可共用一套译码器控制电路结构，此时n取1/2最为经济。
参考图6，本发明所述的wl输出选通电路的结构图。每一wl输出选通电路包括：一第三nmos管nm3和一第四nmos管nm4。第三nmos管nm3，栅端电连接相应n-block输出控制电路的正向使能信号输出端tg，源端分别电连接第四nmos管nm4的漏端和该wl输出选通电路的字线输出端wl，漏端电连接预译码电路中的正负压切换电路的正负压切换信号输出端nps，第一衬底电连接负高压电源ngp，第二衬底电连接低压逻辑电源ngpl。第四nmos管nm4，栅端电连接相应n-block输出控制电路的反向使能信号输出端tgb，源端接地，第一衬底电连接负高压电源ngp，第二衬底电连接低压逻辑电源ngpl。
由于阵列(array)的每根字线(wl)都需要一个wl输出选通电路，因此一个big-block译码电路共计包含1024个wl输出选通电路。若每个wl输出选通电路减少一个mos管，则整个big-block译码电路将减少1024个mos管的面积，因此wl输出选通电路的mos管数量越少对面积的贡献越大。在mos管数量既定的条件下，mos管的类型选取也会影响版图面积的大小。若wl输出选通电路既有nmos管也有pmos管，则两种高压管的well之间需要拉开间距以满足drc(designrulecheck，设计规则检查)，这样会增大版图面积。在传输性能上，由于nmos管的迁移率是pmos管的2～3倍，因此同样传输驱动能力条件下，nmos管的尺寸是pmos管的1/3～1/2。基于以上原则，本发明所述的wl输出选通电路仅用两个高压nmos管实现。为简化相应控制电路的设计，wl输出选通电路用同一个nmos管nm1来传正负高压(正负压切换信号nps)，nm2管仅用作disable条件下wl放电至0电位。两个高压nmos管的gate输入端的一对反向信号tg、tgb由相应n-block输出控制电路给出，正负压切换信号nps由预译码电路控制输出，而负高压电源ngp、低压逻辑电源ngpl则由外围电路的电源(power)电路产生。对负高压电源ngp、低压逻辑电源ngpl电压的设置主要考虑的是工艺上mos管pn结的偏置状态及其耐压阈值。本发明所述的wl输出选通电路简化了输出控制电路及预译码电路的功能要求：因为各种模式下选中的wl(read/pgm时)或sector(er时)仅需提供给正负压切换信号nps正高压或负高压，而未选中的wl(read/pgm时)或sector(er时)则将正负压切换信号nps拉到0或floating电位；同样，正向使能信号tg在选中的n-block输出选通电路时设置为正高压(read/pgm时)或0(er时)，在未选中的n-block输出选通电路时设置为0(read/pgm时)或负高压(er时)；负高压电源ngp、低压逻辑电源ngpl的电压在read/pgm时分别固定为0、vcc，在er时分别固定为负高压、0。可见，各种模式下选中和未选中的操作对象均有四种组合，对正负压切换信号nps、正向使能信号tg与反向使能信号tgb、负高压电源ngp、低压逻辑电源ngpl可分别共用同一套产生电路，而该产生电路只需根据不同模式切换一下电压域即可，因此本发明所述的wl输出选通电路较现有技术的另一个优点是可简化相关控制电路的设计及其版图面积。
参考图7，本发明所述的译码器控制电路一实施例所示的结构图。所有n-block输出控制电路的输出控制使能信号输入端en_nblk与预译码电路中的地址译码与模式控制电路的所有输出控制使能信号输出端en_nblk一一对应电连接。每一n-block输出控制电路的正向使能信号输出端tg、反向使能信号输出端tgb分别与相应的n-block输出选通电路中的所有wl输出选通电路的正向使能信号输入端tg、反向使能信号输入端tgb电连接。所有wl输出选通电路的正负压切换信号输入端nps与预译码电路中的高压输出控制电路的所有正负压切换电路的正负压切换信号输出端nps一一对应电连接。所有wl输出选通电路的字线输出端wl与norflash存储器的阵列的相应字线输入端wl一一对应电连接。负高压电源ngp、低压逻辑电源ngpl、正高压电源vppp则由外围电路产生。
本发明所述的译码器控制电路具备以下优点：
(1)wl输出选通电路由两个高压nmos管构成，减少了mos管面积，而且版图上省了现有技术中pmos管的hv-nwell隔离环及其与nmos的hv-pwell、dnwell的间距；另外，该结构用同一个nmos管传正负高压，节省了相关控制电路的逻辑复杂度和版图面积；简化了输出控制电路及预译码电路的功能要求。
(2)输出控制电路从以sector为单位改为以n-block(n＝1/8、1/4、1/2、1、2、…)为单位控制，即n个block对应的wl输出选通电路共用一个n-block输出控制电路，这样整个big-block译码电路包含的输出控制电路数目变为现有技术输出控制电路数目的1/(16n)，可节省相应的输出控制电路的版图面积并减小连线复杂度。
本发明还提供了一种采用本发明所述的译码器控制电路的norflash存储器的版图布局方法，所述方法包括如下步骤：1)将所述译码器控制电路的big-block译码电路的版图置于所述norflash存储器的阵列的版图的中间，所述big-block译码电路的版图的高度与所述阵列的版图的高度相同；2)将所述big-block译码电路中每一n-block译码电路的n-block输出控制电路的版图置于相应n-block译码电路的n-block输出选通电路的版图的一侧；3)将每一n-block输出选通电路中的所有wl输出选通电路的版图置于相应n-block输出选通电路所包含的所有wl对应的所述norflash存储器的阵列的wl相应的版图高度中；4)将所有wl输出选通电路的版图向两侧出线，穿过相应的n-block输出控制电路的版图，同时连接两边阵列的相应wl；5)以n-block译码电路的版图为重复单元堆叠构成所述译码器控制电路的big-block译码电路的版图；6)将所述译码器控制电路的预译码电路的版图置于紧贴所述big-block译码电路的版图的下方。优选的，所述方法进一步包括：将读传感器的放大器置于所述阵列的下方。以下结合附图对本发明所述的译码器控制电路在norflash存储器的版图中的布局方式做进一步说明。
参考图8，本发明所述的译码器控制电路在norflash存储器的版图中的布局方式架构图。其版图布局结合了前述两种现有技术译码器控制电路版图布局的优点：由于本发明对wl输出选通电路和输出控制电路的改进，使得输出控制电路的版图实现高度可提高至n个block对应的wl高度。且连线密度等比例降低，以致可将wl输出选通电路的wl布线穿过n-block输出控制电路的版图。进而可将整个big-block译码电路放在array中间，同时驱动左右各一半的array(两边的array本质上是同一个array，cell的hv-pwell、dnwell都是接在一起的)，故无需引入bank控制的机制。这样就将read时寄生rc的loading降为原来的一半，提高read速度，同时不会增加外围驱动电路的面积。这种布局亦可将读传感器(sense)的放大器置于array的下方，而无需增加readpath平衡布线致使芯片y方向增加。
需要进一步说明的是，本发明所述的big-block译码电路版图布局方式与现有技术图1a所示布局方式在输出选通电路和输出控制电路的摆放位置上并无区别，即输出选通电路一侧紧靠array摆放，输出控制电路放在输出选通电路另一侧。但在布线方式上有较大区别，因为图1a所示布局方式的输出控制电路数量较多，每个控制电路的布局布线被限制在一个sector的对应的wl高度中，因此布线非常密集，以致wl无法穿过输出控制电路的版图，即wl只能向array的方向一边出线；而图1b所示布局方式是为了改善图1a布局方式对read速度的影响，在图1a布局方式基础上增加一倍输出选通电路，摆放在输出控制电路的另一侧，从而将原来的array拆分成两个相同大小的array分左右bank分别驱动，即左右两组输出选通电路分别向左右array的方向出线，图1b本质上是牺牲面积换速度。本发明的big-block译码电路，由于将每个输出控制电路的版图实现高度提高至n-block对应的wl高度中，因此布线密度大幅降低，可将wl布线穿过输出控制电路的版图，即解决图1a无法两边出线的难题；这样无需引入图1b的分bank控制方式，就可将big-block译码电路置于原来array的中间同时驱动左右各一半的array；既改善图1a对read速度的影响，又不会像图1b方式增加一倍输出选通电路面积，即集成二者优点并解决二者缺点。
下面通过计算将本发明所述的译码器控制电路版图面积与现有技术的译码器控制电路版图面积做对比说明。假设本发明与现有技术采用同样布局方式，不考虑预译码电路中的地址译码与模式控制电路的面积，则整个xdec面积由big-block译码电路面积和所有正负压切换电路面积构成。假设现有技术与本发明的big-block译码电路中的输出控制电路面积大小一样，现有技术中类似正负压切换电路功能的电路模块的面积与本发明正负压切换电路面积大小也一样。由于现有技术的wl输出选通电路包含pmos管，若保持同样驱动能力，可设现有技术的wl输出选通电路的面积a'wl_sw近似k倍的本发明的wl输出选通电路的面积awl_sw，k的值一般在2～3之间，这里取a'wl_sw≈2awl_sw。由于n-block输出控制电路与正负压切换电路的电平移位电路(levelshifter)为通用模拟模块，二者levelshifter面积大小可近似相等，但正负压切换电路的两个nmos传输管依实际电路参数可近似取α(0<α<2)个levelshifter面积大小，这里取α＝1，即一个正负压切换电路的面积anps≈2anblk。设m为容量系数，一个容量扩充单位的面积为一个big-block译码电路的面积。根据以上假设，现有技术的译码器控制电路的总面积a'xdec可表示为：
本发明所述的译码器控制电路的总面积axdec可表示为：
为方便对比，设anblk＝βawl_sw，依实际电路参数及版图面积，参数β的取值范围为10<β<100，这里取中间值β＝50，代入上式有：
则，本发明所述的译码器控制电路相对现有技术的译码器控制电路可节省的版图面积的百分比为：
以容量为8m的array作为一个容量扩充单位，将xwl_bblk＝1024，xwl_sec＝4代入上式(7)，得到各容量不同n值条件下的rx大小如下表1所示。
表1，本发明所述的译码器控制电路相对现有技术的译码器控制电路节省的版图面积比例(单位：％)。
从上表1可以看出，在取合适的n值条件下，本发明所述的译码器控制电路相对现有技术的译码器控制电路在各种容量下理论上均可节省40％以上的面积，且容量越大节省的面积越多，在64m容量以上可节省的面积超过80％。同时，n的取值与节省的面积关系随容量的增加呈现不同的趋势：在64m容量以上n越大节省的面积线性增加，而在64m容量以下n的取值与节省的面积呈抛物线规律变化，仅在顶点处n＝1/2时节省面积最大。这是因为n越大对应的正负压切换电路越多，容量越小正负压切换电路的面积占整个译码器控制电路面积的比重越大。故n的取值既要保证big-block译码电路面积小，同时又不能增加过多正负压切换电路。n≥2时由于正负压切换信号nps总线过宽，依据上述公式(2)的约束，难以在版图上实现，因此实际电路设计与物理实现时，一般n在1/8到1之间取值。建议电路设计时8m～32m容量的n取1/4或1/2，64m～256m容量的n取1/2或1。若考虑电路的复用性和缩短研发周期，8m～256m容量的译码器控制电路可共用一套译码器控制电路结构，此时n取1/2最为经济。需要说明的是，表1中的rx值仅为理想条件下的理论计算值，与实际电路和版图设计节省的面积值存在一定偏差，因为公式相关参数k、α、β与实际值存在偏差，而且电路在版图实现时，需要考虑电源(power)的布线宽度，不同类型器件的隔离环间距，以及匹配设计等，而上述计算均忽略这些因素的影响，因此实际值与理论值之间存在10％～20％的偏差。
本发明的译码器控制电路同样适用于8m以下的小容量norflash存储器的设计，但节省的面积不如大容量明显。因为8m以下芯片的面积主要由外围电路的面积大小决定，array的占比在30％以下，故小容量xdec的设计不宜取较大n值，以减小外围电路中正负压切换电路的面积。同样以8m容量array作为一个容量扩充单位，容量系数m分别取1/4和1/2，利用公式(7)分别计算出2m和4m的xdec相对现有技术节省的面积大小，如下表2所示。
表2，小容量的译码器控制电路设计中本发明相对现有技术节省的版图面积比例(单位：％)。
从上表2中可以看出，8m以下容量的n值取1/4比较合适，理论上可比现有技术节省30％以上的译码器控制电路版图面积。
本发明所述的译码器控制电路通过对wl输出选通电路、输出控制电路及整体译码电路版图布局方式的改进和优化，在保证译码器控制电路性能的基础上将版图面积大幅减小，同时本发明在65nm以下先进工艺norflash存储器的设计中具有良好的复用性和易扩展性，8m以上的大容量电路设计可复用同一套译码器控制电路结构，该结构亦适用于8m以下的小容量电路设计，理论上可比现有技术节省30％以上的版图面积。本发明所述的big-block译码电路，由于将每个输出控制电路的版图实现高度提高至n-block对应的wl高度中，因此布线密度大幅降低，可将wl布线穿过输出控制电路的版图，无需引入分bank控制方式，就可将big-block译码电路置于原来array的中间同时驱动左右各一半的array；既改善read速度，又无需增加一倍输出选通电路面积。
本发明所述的译码器控制电路不仅占用版图面积小、控制原理和结构简单，布局方式布局布线简单、外围驱动电路面积小、readpath短、read速度快。尤其是在大容量先进工艺的norflash存储器中，本发明的译码器控制电路具备明显的面积成本优势、较强的复用性和易扩展性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
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