静态随机存取存储器的控制电路的制作方法

本公开中所描述的技术大体上涉及静态随机存取存储器，且更具体地说，涉及静态随机存取存储器的控制电路。

背景技术

静态随机存取存储器(staticrandomaccessmemory,sram)装置广泛用于其中需要高速和低功耗的电子应用。sram装置通常由使用晶体管实施的一或多个sram单元组成。

技术实现要素：

本发明的实施例提供一种静态随机存取存储器装置的控制电路，其特征在于，包括：包括栅极和源极/漏极端子的第一晶体管；包括耦合到所述第一晶体管的所述栅极的输入节点及输出节点的反相器；以及包括栅极和源极/漏极端子的第二晶体管，所述第二晶体管的所述栅极耦合到所述反相器的所述输出节点，且所述第二晶体管的所述源极/漏极端子耦合到所述第一晶体管的所述源极/漏极端子。

附图说明

当结合附图阅读时，根据以下详细描述最好地理解本公开的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。事实上，为了论述的清晰性起见，可任意增加或减小各种特征的尺寸。

图1描绘根据一些实施例的sram解码装置的实例图。

图2描绘根据一些实施例的图1所示的sram装置的wl解码方案的实例图。

图3描绘根据一些实施例的如图2所示的预设控制电路的实例图。

图4a到图4c描绘根据一些实施例的图3中所示的sram装置的实例电压输出图形。

图5a描绘在不包含预设控制电路的情况下图2所示的wl解码方案的实例性能数据曲线。

图5b描绘在包含如图3中所说明的预设控制电路的情况下图2所示的wl解码方案的实例性能数据曲线。

图6描绘根据一些实施例的用于控制图3中所示的sram装置的字线脉宽的实例流程图。

附图标号说明

100：sram解码逻辑；

110：wl解码器驱动器电路；

114：共同节点；

120：wl预解码器电路；

122：解码器；

124：wl；

130：wl解码控制电路；

140：存储阵列；

142：位线预充电电路；

200：wl解码方案；

210：共同nmos晶体管；

212、214和216：pmos晶体管；

213、215：nmos晶体管；

230：预设控制电路；

300：wl解码控制电路的实例图；

310：反相器；

320：nmos晶体管；

400、410和420：曲线；

500、510：性能数据曲线；

501、511：blpch电压曲线；

503、513：wl曲线；

600：流程图；

610、620、630、640：步骤；

decx2_com<0>：共同解码器线；

decx2<0>：时控地址；

en：解码器的输出；

vdd：外围供应电压；

vddm：供应电压。

具体实施方式

以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件以及布置的具体实例以简化本公开。当然，这些只是实例且并不意欲为限制性的。例如，在以下描述中，第一特征在第二特征上方或在第二特征上的形成可包含第一特征和第二特征直接接触地形成的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征和第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简化和清晰性的目的且本身并不指示所论述的各种实施例和/或配置之间的关系。

另外，为易于描述，本文中可使用空间相对术语，例如“下方”、“以下”、“下部”、“上方”、“上部”等等，以描述一个元件或特征与另一元件或特征的关系，如图式中所说明。除图式中所描绘的定向以外，空间相对术语意欲涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。

sram装置可由一或多个sram单元组成。sram单元可包含不同数目个晶体管。晶体管可形成用于存储数据位的数据锁存器。可添加额外的晶体管以控制对晶体管的存取。sram单元可布置为具有行和列的阵列。通常，每一行sram单元连接到字线(word-line,wl)，所述字线确定当前sram单元是否被选择。每一列sram单元连接到位线(bit-line,bl)或bl对(bl/blb)，所述bl/blb用于将数据位存储到选定的sram单元中或从选定的sram单元读取所存储的数据位。

静态噪声容限(staticnoisemargin,snm)是指示当sram存储单元被噪声或本征失衡(intrinsicimbalance)扰乱时sram存储单元可维持逻辑状态“0”或“1”的良好程度的sram参数。例如，此类噪声或本征失衡可出现在交叉耦合的反相器之间或由晶体管内的泄漏缺陷产生。由于wl和bl对的不同电压电平，双轨sram需要避免例如vdd到vddm外围边界的功率噪声和/或本征失衡。为了避免功率噪声，wl应该在blpch关闭之前关闭。此可通过wl解码方案来实现，如本文中所描述，所述wl解码方案增加了wl接通和关闭的速度。在vddm和vdd处于不同电压电平的情况下，snm的问题更严重。当vddm低于vdd时，wl脉宽大于blpch脉宽。换句话说，wl花费更长的时间来充电到稳态电压。本文中所描述的主题解决了双轨sram装置中的这种功率竞态条件(powerracecondition)，并且实质上没有增加循环时间。

图1描绘根据一些实施例的sram解码逻辑100的实例图。sram解码逻辑100可施加到双轨sram装置。sram解码逻辑100可包含多个wl解码器驱动器电路110、多个wl预解码器电路120、wl解码控制电路130和存储阵列140。经预解码的字线被传输到耦合到wl预解码器电路120的相应wl解码器驱动器电路110。wl预解码器电路120和wl解码器驱动器电路110通过共同wl解码控制电路130而连接在一起。wl预解码器电路120和wl解码器驱动器电路110具有一耦合到存储阵列14的wl输出以实现读取/写入操作。wl预解码器电路120和wl解码器驱动器电路110可驱动耦合到存储阵列140的相应wl，以存取存储阵列140中的适当存储单元。

每一存储阵列140包含成排和列形式(未示出)布置的一或多个字线(wl/wlb)和一或多个位线(bl/blb)。wl解码器驱动器电路110驱动存储阵列140内的一或多个wl/wlb。一或多个bl可与位线预充电电路142互连。至少一个位线预充电电路142可位于存储阵列140中。位线预充电电路142为连接的bl/blb预充电以供存储阵列140的各种操作(例如，读取/写入操作)。例如，位线预充电电路142可包含至少两个pmos晶体管，其中至少一个pmos晶体管耦合到bl且至少一个pmos晶体管耦合到blb。例如，存储阵列140还可包含行解码器和/或列解码器(未示出)以便为特定行和/或列提供通过行地址的wl解码和通过列地址的bl选择。每一读取/写入操作接通一个wl，并且列选定的bl将从存储阵列140读出数据或将数据写入存储阵列140。

在使用sram解码逻辑100的读取/写入循环结束时，可发生两个单独事件。确切地说，关闭选定的wl及接通bl预充电(blpch)142。取决于这两个事件的顺序，可因为选定的行的经存取和未存取位胞(bitcell)的功率电平而产生和/或增加snm。也就是说，在blpch142处于关闭状态和wl仍然处于接通状态之间的时间段内，出现位胞功率竞态条件。在一个实例中，sram解码逻辑100的wl由供应电压vddm驱动，而bl由外围供应电压vdd驱动。当vdd实质上大于vddm时，wl解码器驱动器电路110可发现一种较大的有效装置负载。这可使在接通blpch142时关闭wl发生延迟。由于与存储阵列140的一或多个晶体管相关联的电容耦合，此类延迟产生和/或增加sram解码逻辑100的snm。

图2描绘根据一些实施例的图1的sram解码逻辑100内的实例wl解码方案200的实例图。出于本文中所描述的主题的目的，如本领域中已知，应注意，nmos和pmos晶体管具有三种操作模式，包含弱反转模式、三极管模式和作用中模式。另外，nmos和pmos晶体管具有相关联的阈值电压。阈值电压vt定义为跨越栅极端子和源极端子以在晶体管的源极端子和漏极端子之间产生电流的所需最小电压量。与nmos晶体管相关联的阈值电压是正电压(例如，在一些实施例中为～0.8伏特)，且与pmos晶体管相关联的阈值电压是负电压(例如，在一些实施例中为～-0.8伏特)。在弱反转模式中，当在栅极端子和源极端子之间所测量的电压vgs或vsg小于或等于与相应晶体管相关联的阈值电压的绝对值时，nmos和pmos晶体管处于关闭状态。换句话说，当满足以下表达式时，nmos晶体管处于关闭状态：

vgs≤|vt|(1)

并且当满足以下表达式时，pmos晶体管处于关闭状态：

vsg≤|vt|(2)

当处于关闭状态时，nmos和pmos晶体管在漏极端子和源极端子之间不提供导电，并且晶体管相当于处于关闭状态的开关。

在三极管模式中，当(i)在栅极端子和源极端子之间所测量的电压大于或等于与晶体管相关联的阈值电压的绝对值，并且(ii)跨越栅极端子和源极端子所测量的电压和阈值电压之间的差大于或等于跨越漏极端子和源极端子所测量的电压vds或vsd时，nmos和pmos晶体管处于接通状态。换句话说，当满足以下表达式时，nmos晶体管在三极管模式中处于接通状态：

vgs>|vt|(3)

以及

vds≤vgs-|vt|。(4)

当满足以下表达式时，pmos晶体管在三极管模式中处于接通状态：

vsg>|vt|(5)

以及

vsd≤vsg-|vt|。(6)

当处于接通状态时，晶体管允许电流在漏极端子和源极端子之间流动。

在作用中模式中，当(i)在栅极端子和源极端子之间所测量的电压大于阈值电压，并且(ii)在栅极端子和漏极端子之间所测量的电压大于在栅极端子和源极端子之间所测量的电压和阈值电压之间的差时，晶体管处于接通状态。换句话说，当满足等式(3)和下式时，nmos晶体管处于接通状态：

vds>vgs-|vt|。(7)

当满足等式(5)和下式时，pmos晶体管处于接通状态：

vsd>vsg-|vt|。(8)

wl解码方案200可确定sram解码逻辑100的控制器操作，例如读取/写入操作、处理字线驱动器的预解码、芯片启用/停用、自动定时产生和/或与主要输入/输出阵列通信相关联的其它操作。wl解码方案200的组件可分散在整个sram解码逻辑100中。根据一些实施例，wl解码方案200可包含wl解码控制电路130、wl预解码器电路120和wl解码器驱动器电路110。wl解码器驱动器电路110可包含耦合到一或多个wl124的一或多个pmos晶体管212、214和216以及一或多个nmos晶体管213、215。关于wl的数据(例如，用于实现读取/写入操作的地址位置)可由wl预解码器电路120解码。wl预解码器电路120可包含一或多个解码器122。解码器122电耦合到外围供应电压vdd。另外，一或多个bl(图2中未示出)也电耦合到外围供应电压vdd。共同nmos晶体管210电耦合到wl解码控制电路130的共同节点114。共同解码器线(例如，decx2_com<0>)在共同节点114处互连wl预解码器电路120和wl解码器驱动器电路110。共同节点114是wl预解码器电路120和wl解码器驱动器电路110内的电组件的共同连接点。wl解码控制电路130以电方式与共同节点114互连，以减小wl解码器驱动器电路110的有效负载。在共同节点114处所测量的有效负载以电方式减小。共同nmos晶体管210电耦合到一或多个wl解码器驱动器电路110。pmos晶体管212、214和nmos晶体管213、215的栅极端子从存储阵列140接收具有地址信号的输入(例如，时控地址decx2<0>，其为在每一时钟周期由时钟触发的脉冲信号)。pmos晶体管216和nmos晶体管215的栅极端子耦合到pmos晶体管212、214和nmos晶体管213的源极/漏极端子。pmos晶体管212、214、216电耦合到电压vddm。

当在不存在预设控制电路230的情况下，wl124的供应电压vddm实质上低于bl的外围供应电压(例如，在一些实施例中，vddm＝～0.54伏特，且vdd＝～0.675伏特)时，解码器122的输出en为高，从而产生很大的电压电平(例如，满足等式(3)、(4)和/或(7))。解码器122的输出en耦合到pmos晶体管212和nmos晶体管213的栅极端子。pmos晶体管212的源极/漏极端子耦合到电压实质上比en处的电压低的vddm(例如，在一些实施例中为～0.54伏特)。源极/漏极端子电压vdd和栅极端子电压vddm之间的差产生正电压(例如，vsg-222)，满足pmos晶体管212的等式(2)。因此，pmos晶体管212处于关闭状态。pmos晶体管212的源极/漏极端子电耦合到nmos晶体管213的源极/漏极端子。在pmos晶体管212处于关闭状态的情况下，跨越nmos晶体管213的栅极端子和源极端子的电压vgs-213大致为实质上高的(例如，满足等式(3)、(4)和/或(7))。因此，nmos213处于接通状态。decx2<0>是在每一时钟周期触发的由时钟产生的脉冲信号。当decx2<0>为低(例如，在一些实施例中为0伏特)时，跨越栅极端子和耦合到pmos晶体管214的vddm的源极/漏极端子的电压vgs-214满足等式(5)、(6)和/或(8)。因此，pmos晶体管214处于接通状态，且wlb为高，因为pmos晶体管214的栅极端子和源极/漏极端子之间存在电流。pmos晶体管216和nmos晶体管215的栅极端子耦合到wlb。在实质上高于vddm的高栅极电压的情况下，对于pmos晶体管216满足等式(2)，并且pmos晶体管216处于关闭状态。pmos216的源极/漏极端子电耦合到nmos晶体管215的源极/漏极端子。在nmos晶体管215的栅极端子上的高电压和低源极/漏极电压的情况下，满足等式(3)、(4)和/或(7)，并且nmos晶体管处于接通状态。在decx2<0>为低的情况下，nmos晶体管210的栅极电压为大约0伏特。在不具有栅极电压的情况下，对于nmos晶体管210满足等式(1)。因此，nmos晶体管210处于关闭状态。在pmos晶体管212、216和nmos晶体管210处于关闭状态且nmos晶体管213、215和pmos晶体管214处于接通状态的情况下，如果不存在预设控制电路230，那么pmos晶体管214的有效负载可包含例如wlb上的电阻-电容(resistive-capacitive,rc)负载、nmos晶体管215的装置负载、pmos晶体管216的装置负载、nmos晶体管213的装置负载和/或共同节点114的rc负载。pmos晶体管214处于接通状态，其缓慢地将wlb充电到高电压(例如，vddm)，并且pmos晶体管214发现有效负载增加。在具有共同节点114的rc负载的情况下，nmos晶体管213处于接通状态。因为nmos晶体管213接通，并且跨越它的栅极和源极端子的电压vgs-213比跨越pmos晶体管214的栅极和源极端子的电压vsg-214大，且共同节点114处的rc负载非常大，所以wlb的斜率降低，并且wl124的下降边缘延伸，从而产生和/或增加snm。这一情形在wlb和wl之间产生位胞功率竞态条件。wl解码控制电路130降低了这一负载，如参考图3更详细地解释。

图3描绘根据一些实施例的图2所示的wl解码控制电路130的实例图300。wl解码控制电路130包含耦合在共同节点114和共同nmos晶体管210之间的反相器310和nmos晶体管320。在一个实施例中，反相器310的输入耦合到共同nmos晶体管210的栅极区域。反相器310的输出耦合到nmos晶体管320的栅极。nmos晶体管320由供应电压vddm驱动，并且反相器310由外围电压vdd驱动。当decx2<0>为低时，反相器310产生高输出到nmos晶体管320的栅极端子。当外围电压vdd大于供应电压vddm(例如，在一些实施例中，vddm＝～0.54伏特，且vdd＝～0.675伏特)时，跨越nmos晶体管320的栅极端子和源极端子的电压满足等式(3)、(4)和/或(7)，且nmos晶体管320处于接通状态。在nmos晶体管320处于接通状态的情况下，当电流在处于接通状态的nmos晶体管320的栅极端子和源极/漏极端子之间流动时，向共同节点114(例如，共同解码器线decx2_com<0>)供应最大电流。nmos晶体管320是上拉装置，当选择decx2<0>时，其在共同节点114处为decx2_com<0>上的rc负载充电，因为它向共同节点114和nmos晶体管213的源极/漏极端子提供电流。共同节点114为vdd充电的速率比先前描述的在不具有预设控制电路230且nmos晶体管210处于关闭状态的情况下的速率快，从而又改进了wlb节点的充电。利用预设控制电路230改进wlb的充电，因为电流由共同节点114和耦合到wlb的nmos213的源极/漏极端子两者提供。当供应电压vddm大于外围供应电压vdd时，nmos晶体管320处于接通状态，直到共同节点114达到阈值电压(例如，vdd-vth)位置，并且共同节点114处的电压是将满足等式(1)的vdd-vth，从而关闭nmos晶体管320。通过共同节点114对wlb节点充电的相对较少，因为共同节点114是wl解码控制电路130内的共同电耦合点。然而，较高的vddm为wlb提供了实质上足够充电的电流。在vddm大于vdd或vdd大于vddm的情况下，可观察到当nmos晶体管320由供应电压vddm驱动时，wl解码控制电路130自动调整其自身以在各种vddm/vdd电压组合中增加wlb处的充电速率。

图4a到图4c描绘根据一些实施例的图3所示的wl解码控制电路130的实例电压曲线。参考图4a，如在图2中说明为耦合到pmos晶体管212、214、126的源极/漏极端子的供应电压vddm被设置成1.115伏特，且在图2中耦合到解码器122的外围电压vdd被设置成0.650伏特，从而产生曲线400。曲线400说明wlb和图2的共同节点114处的decx2_com<0>的电压曲线。当vddm大于vdd时，共同节点114处的电压以一种比wlb达到高于1伏特的稳态电压更快的充电速率充电到大约0.4伏特的稳定状态，并且避免出现位胞竞态条件。参考图4b，图2中的wl解码器驱动器电路110的供应电压vddm被设置成0.54伏特，且图2中的wl预解码器电路120的外围电压vdd被设置成0.675伏特(vdd>vddm)，从而产生曲线410。位胞功率竞态条件的最差状况是在vdd大于vddm时，如曲线410所展示。曲线410说明wlb和图2的共同节点114处的decx2_com<0>的电压曲线。在曲线410中的vddm和vdd之间的电压差小于曲线400的情况下，wlb在共同节点114达到稳态电压之前的某一时间(例如，在共同节点114达到稳态电压之前的时间点)达到稳态电压。参考图4c，如在图2中说明为耦合到pmos晶体管212、214、216的源极/漏极端子的供应电压vddm被设置成0.605伏特，且在图2中耦合到解码器122的外围电压vdd被设置成0.605伏特(vdd＝vddm)，从而产生曲线420。曲线420说明wlb和图2的共同节点114处的decx2_com<0>的电压曲线。在vdd和vddm电压电平相等的情况下，共同节点114处的电压比wlb更快地实现稳态电压。曲线400、410和420各自绘示wl解码器驱动器电路110的wlb和与wl解码控制电路130集成的共同节点114处的共同解码器线(例如，decx2_com<0>)的电压。如曲线400所示，vdd和vddm之间的电压间隙越大，wl解码方案200运转得越快，因为在曲线400中实现稳态电压的速率比曲线410、420中的更快。

图5a描绘在不包含预设控制电路230的情况下图2所示的wl解码方案200的实例性能数据曲线500。性能数据曲线500说明不包含预设控制电路230的sram装置的blpch电压曲线501和wl曲线503。图5b描绘在包含如图3中所说明的预设控制电路230的情况下图2所示的wl解码方案200的实例性能数据曲线510。性能数据曲线510说明包含如图3中所详细描述的预设控制电路230的sram装置的blpch电压曲线511和wl曲线513。比较wl曲线503与wl曲线513，曲线510说明预设控制电路230的使用使sram装置的性能提高了大约120ps。换句话说，预设控制电路230的使用加速了sram装置的运行，以避免位胞功率竞态条件，从而确保在曲线500和曲线510之间减小了wl脉宽。换句话说，通过预设控制电路230控制曲线513的脉宽(例如，曲线513和曲线503之间的减小的脉宽)。

图6描绘根据一些实施例的实例流程图600，其描绘用于控制图2所示的sram解码逻辑100的字线脉宽的过程。尽管图6的过程适用于许多不同结构，但是为了便于理解，它是参考图1到图3的结构进行描述的。在610处，预设控制电路230内的反相器310接收包含时控地址的第一输入。在620处，反相器310基于时控地址输入(例如，来自nmos晶体管210)而确定输出。如本领域中已知，反相器反转提供给它的输入。例如，如果向反相器310提供高输入，那么反相器310将提供低输出，且反之亦然。在630处，基于反相器的输出而修改wl解码器驱动器电路110的电负载，如图2中所详细描述。例如，当wl解码控制电路130用作在共同节点114处为rc负载充电的上拉装置时，在共同节点114处所测量的有效负载可减小。在640处，向耦合在共同节点处的晶体管提供电流，所述晶体管被配置成电耦合解码器驱动器电路内的多个晶体管。

如本文中所描述的wl解码控制电路130的实施方案可实质上最小化和/或消除在关闭wl到接通blpch之间的功率竞态条件。当外围供应电压vdd大于供应电压vddm时，存在最差的功率竞态条件。wl解码控制电路130用作在sram的共同节点114处为rc负载充电的上拉装置。在共同节点114处所测量的有效负载的减小可通过维持和/或最小化sram装置的电流渗漏、维持和/或最小化sram装置所消耗的功率，和/或维持和/或最小化wl关闭到接通blpch之间的时间而实质上最小化和/或消除竞态条件。在一些实施例中，如本文中所描述的系统和方法可实质上最小化或消除功率竞态条件，且电路复杂度增加的代价最小。在一个实例中，可实施如本文中所描述的控制电路，其针对存储器装置的每64个wl仅添加两个栅极。

在一个实施例中，电路包含具有栅极和源极/漏极端子的第一晶体管。电路还包含具有耦合到第一电晶体的栅极的输入节点及输出节点的反相器。电路还包含具有栅极和源极/漏极端子的第二晶体管。第二晶体管的栅极耦合到反相器的输出节点。第二晶体管的源极/漏极端子耦合到第一晶体管的源极/漏极端子。

根据一些实施例，其中所述第一晶体管和所述第二晶体管在共同节点处耦合在一起，所述共同节点耦合所述控制电路与一或多个驱动器电路，并且其中所述第二晶体管被配置成为共同解码器线的负载充电，以便减小解码器驱动器电路的有效负载。

根据一些实施例，其中所述第一晶体管耦合到静态随机存取存储器装置的共同解码器线。

根据一些实施例，其中所述反相器由第一电压驱动，且所述第二晶体管由第二电压驱动。

根据一些实施例，其中所述第一电压和第二电压是彼此独立的电压。

根据一些实施例，其中所述第二晶体管的另一源极/漏极端子耦合到所述第二电压。

在另一实施例中，提供sram装置，其具有通过共同解码器线电耦合在一起的至少两个解码器电路、电耦合到解码器线的晶体管以及电耦合到晶体管的反相器。

根据一些实施例，所述的静态随机存取存储器装置，进一步包括在所述晶体管的源极/漏极端子和所述反相器的输入节点之间电耦合到所述共同解码器线的另一晶体管。

根据一些实施例，其中所述晶体管为所述共同解码器线的负载充电，以便减小所述至少两个解码器驱动器电路的有效负载。

根据一些实施例，其中所述共同解码器线耦合到每一解码器驱动器电路内的一或多个晶体管。

根据一些实施例，其中所述反相器由第一电压驱动，且所述晶体管由第二电压驱动。

根据一些实施例，其中所述第一电压和第二电压是彼此独立的电压。

根据一些实施例，其中所述晶体管的源极/漏极端子耦合到所述第二电压。

在又一实施例中，预设控制电路的反相器接收包含时控地址的第一输入。反相器基于时控地址而确定输出。基于输出而修改解码器驱动器电路的电负载。向耦合在共同节点处的晶体管提供电流，所述晶体管被配置成电耦合解码器驱动器电路内的多个晶体管。

根据一些实施例，其中所述晶体管被配置成为所述解码器驱动器电路的所述电负载充电，以便减小所述解码器驱动器电路的有效负载。

根据一些实施例，其中共同解码器线耦合到所述解码器驱动器电路的一或多个晶体管。

根据一些实施例，其中所述反相器由第一电压驱动，且所述晶体管由第二电压驱动。

根据一些实施例，其中所述第一电压和第二电压是彼此独立的电压。

根据一些实施例，其中所述晶体管的源极/漏极端子耦合到所述第二电压。

根据一些实施例，其中当所述第一电压大于所述第二电压时，所述共同节点处的所述电负载减小。前文概述若干实施例的特征，以使得本领域的技术人员可更好地理解本发明的实施例的各方面。本领域的技术人员应理解，他们可易于使用本公开作为用于设计或修改用于实施本文中所介绍的实施例的相同目的和/或实现相同优点的其它过程和结构的基础。本领域的技术人员还应认识到，此类等效构造并不脱离本公开的精神和范畴，且其可在不脱离本公开的精神和范畴的情况下在本文中进行各种改变、替代和更改。

此书面描述和以下权利要求可包含例如“在……上”的术语，所述术语仅用于描述性目的，并且不应被理解为具有限制性。本文中所描述的装置或物品的实施例可以数个位置和定向制造、使用或运送。例如，如本文(包含在权利要求中)所使用的术语“在……上”可能不一定指示“在第二层/结构上”的第一层/结构是直接在第二层/结构上并与其直接接触，除非具体陈述如此；在第一层/结构和第二层/结构之间可存在一或多个第三层/结构。本文(包含在权利要求中)所使用的术语“半导体装置”结构可指代浅沟槽隔离特征、多晶硅栅极、轻掺杂漏极区域、掺杂阱、触点、通孔、金属线或将在半导体衬底上形成的其它类型的电路图案或特征。