半导体装置及其制造方法与流程

本发明是有关于半导体装置，且特别是有关于一种动态随机存取存储器及其制造方法。

背景技术：

在动态随机存取存储器(dynamicrandomaccessmemory，以下简称dram)中，电容放电所释放的信号δv实际上很小，故必须经由感应放大器进行放大，使得电容放电信号可被感应并读取。然而，当电容所释放的信号δv太小时，其信号就无法被感应。

电容放大信号与下列公式相关：

由上述公式可知，电容放大信号δvbl与位线(bitline；bl)的寄生电容cbl及dram的电容cs相关。其中，增加电容放大信号δvbl的方式之一是降低位线的寄生电容。

在目前的dram中，晶体管的主动区形成于单晶的半导体基板中。电容设置于主动区的顶部，并通过电容接触件(capacitorcontact)进行桥接。其中，位线最靠近于电容接触件。影响位线的寄生电容的因素很多，但主要是来自于位线和电容接触件之间的位线-电容接触件寄生电容(bl-cccapacitance)。然而，随着工艺尺寸不断微缩，dram中的位线和电容接触件之间的距离越来越短，且随着dram的容量需求越来越大，位线的长度也越来越长。这些都将导致位线的寄生电容增加，进而降低电容放大信号δvbl。

因此，目前亟需一种能够降低位线的寄生电容的半导体装置及其制造方法。

技术实现要素：

根据一实施例，本发明提供一种半导体装置的制造方法，包括提供一半导体基板；形成多个位线结构于半导体基板上方，其中位线结构之间包括多个沟槽；形成一第一绝缘层顺应性覆盖沟槽；沉积一第二绝缘层于沟槽中和第一绝缘层上；通过一自对准接触(self-alignedcontact；sac)刻蚀工艺在位线结构之间形成多个电容接触孔(capacitorcontacthole)；形成一第一接触件于电容接触孔中；形成一气隙于第一接触件周围；以及形成一第二接触件于第一接触件上，其中第二接触件与第一接触件构成一电容接触件(capacitorcontact)。本发明亦提供一种半导体装置。

根据另一实施例，本发明提供一种半导体装置，包括：多个位线结构，位于一半导体基板上方；多个电容接触件(capacitorcontacts)，位于位线结构之间，其中电容接触件包括一第一接触件和一第二接触件，且第二接触件位于第一接触件上；多个绝缘物，位于气隙和位线结构之间；多个气隙，位于位线结构和电容接触件之间并围绕第一接触件；以及多个间隔物，位于气隙上并围绕第二接触件。

依照本案实施例所提供的半导体结构，由于仅在电容接触件周围形成具有较小介电常数(约为1)的气隙，有效降低位线和电容接触件之间的寄生电容，进而降低位线的寄生电容。此外，本案实施例所提供的半导体结构制造方法是在形成电容接触孔后，再形成第三绝缘层-牺牲层，之后，再将牺牲层移除即可形成气隙，大大的降低了工艺的难度以及提升了工艺的稳定度，也在未来工艺微缩上较具有可行性与竞争性。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1是根据本一实施例显示动态随机存取存储器(dram)的俯视图；

图2a、图3a、图4a、图5a、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a是根据本发明一些实施例显示沿着图1的a-a’线绘制在各个制造阶段的动态随机存取存储器(dram)的一系列剖面图；

图2b、图3b、图4b、图5b、图6b、图7b、图8b、图9b、图10b、图11b、图12b、图13b、图14b、图15b是根据本发明一些实施例显示沿着图1的b-b’线绘制在各个制造阶段的动态随机存取存储器(dram)的一系列剖面图；

图4c是根据本发明一实施例显示在对应于图4a、图4b的工艺阶段的动态随机存取存储器(dram)的俯视图；

图6c显示根据本发明一实施例显示沿着图6a、图6b的x-x’线绘制的动态随机存取存储器(dram)的剖面图；

图7c显示根据本发明一实施例显示沿着图7a、图7b的x-x’线绘制的动态随机存取存储器(dram)的剖面图；

图12c显示根据本发明一实施例显示沿着图12a、图12b的x-x’线绘制的动态随机存取存储器(dram)的剖面图。

附图标号：

102～位线结构；

104～主动区；

106～隔离结构；

108～接触；

110～绝缘层；

112～硬掩膜；

114～第一绝缘层；

116～第二绝缘层；

118～图案化的掩膜；

120～第三绝缘层；

122～牺牲间隔层；

124～导电材料；

124’～第一接触件；

125～凹槽；

126～第四绝缘层；

127～气隙；

128～间隔层；

130～金属衬层；

132～金属插塞；

134～第二接触件；

136～硅化物；

202～电容接触孔；

204～第一开口；

206～上表面开口；

a-a’、b-b’、x-x’～线。

具体实施方式

本发明目的在于提供一种能够降低位线的寄生电容的半导体装置及其制造方法。电容的大小除了受到接触面积和介电层厚度影响之外，也与介电常数成正比。一般介电材料较高，例如：氮化物的介电常数大约为7，氧化物的介电常数大约介于3.8～4，而空气的介电常数为1。虽然目前已发展出沿着位线形成气隙以降低位线-电容接触件寄生电容的方法，然而此方法的工艺较为繁杂。相较于现有技术，本发明通过工艺的改良，以简化的工艺步骤仅在电容接触件周围形成具有较小介电常数的气隙，进而降低位线和电容接触件之间的寄生电容。

请参照图1，其根据本一实施例显示动态随机存取存储器(dram)的俯视图。多个位线结构102设置于半导体基板之上，并与半导体基板中的主动区104交错排列。每个位线结构102和主动区104电连接，且通过连接外部电路的电容接触件提供输入/输出信号。于本发明的实施例中，每个位线结构102之间的距离可根据工艺的需求决定。

图2a、图3a、图4a、图5a、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a是根据本发明一些实施例显示沿着图1的a-a’线绘制在各个制造阶段的动态随机存取存储器(dram)的一系列剖面图，由沿着a-a’线绘制的剖面图可观察到位线结构102和主动区104之间的接触。图2b、图3b、图4b、图5b、图6b、图7b、图8b、图9b、图10b、图11b、图12b、图13b、图14b、图15b是根据本发明一些实施例显示沿着图1的b-b’线绘制在各个制造阶段的动态随机存取存储器(dram)的一系列剖面图。

请参照图2a、图2b，首先，提供一半导体基板。半导体基板中包括多个主动区104以及位于主动区104之间的多个隔离结构106。半导体基板可为包括一硅基板或一硅锗基板。隔离结构106可包括一浅沟槽隔离结构(sti)。利用硬掩膜112形成位线结构102，其中位线结构102之间包括多个沟槽。在一实施例中，硬掩膜112可包括一氮 化物，例如氮化硅。位线结构102和主动区104之间包括多个可导电的接触108。形成绝缘层110于半导体基板上，以使其余部分和主动区104之间绝缘。绝缘层110可包括氧化物或氮化物。

请参照-图3a、图3b，形成第一绝缘层114顺应性覆盖位线结构102之间的沟槽，并沉积第二绝缘层116于沟槽中和第一绝缘层114上。第一绝缘层114可包括沉积形成的氮化物，例如氮化硅。第二绝缘层116可包括氧化物，例如氧化硅或旋涂式玻璃(spin-onglass；sog)。第一绝缘层114和第二绝缘层116可具有不同的刻蚀选择比。

接着，请参照图4a、图4b、图4c，通过自对准接触(self-alignedcontact；sac)刻蚀工艺在位线结构102之间形成多个电容接触孔(capacitorcontacthole)202。其中，图4c显示在对应于图4a、图4b的工艺阶段的动态随机存取存储器(dram)的俯视图。首先，形成一图案化的掩膜118于第二绝缘层116上，如图4c所示。图案化的掩膜118可为一线性的间隔。接着，实施一自对准接触(sac)刻蚀工艺刻蚀未被图案化的掩膜118覆盖的部分，直到暴露出半导体基板的一部分表面。最后，移除图案化的掩膜118。形成的电容接触孔202的底部与主动区104连接，且自对准于位线结构102之间。

值得注意的是，在形成电容接触孔202的期间，在未被图案化的掩膜118覆盖的部分，由于第一绝缘层114和第二绝缘层116的刻蚀选择比不同，自对准接触(sac)刻蚀工艺实质上不会将第一绝缘层114和硬掩膜112完全移除，但会将第二绝缘层116所覆盖的部分完全移除，直到曝露出主动区104，如图4b所示。

图5a～图11b是根据本发明一些实施例显示形成第一接触件124’于电容接触孔202中的工艺步骤。

请参照图5a、图5b，形成一第三绝缘层120覆盖第二绝缘层116、电容接触孔202、第一绝缘层114、及图案化的硬掩膜112上。第三绝缘层120可包括一氮化物，例如氮化硅。接着，形成一牺牲间隔层122于第三绝缘层120上。牺牲间隔层122可为一氧化物，例如氧化硅。第三绝缘层120和该牺牲间隔层122可具有不同的刻蚀选择比。在一实施例中，牺牲间隔层122的厚度可为约1nm～10nm，例如：3nm～7nm、或约5nm。

接下来，请参照图6a、图6b，以非等向性刻蚀移除位于第二绝缘层116、第一绝缘层114、图案化的硬掩膜112上及位于电容接触孔202的底部的第三绝缘层120和牺牲间隔层122。经过非等向性刻蚀之后，内衬于电容接触孔202的侧壁上的第三绝缘层120和位于电容接触孔202的侧壁上的第三绝缘层120上的牺牲间隔层122，界定一第一开 口204，如图6b所示。

图6c显示显示沿着图6a、图6b的x-x’线绘制的动态随机存取存储器(dram)的剖面图。由图6c可看到，电容接触孔202包括位于其侧壁上的第三绝缘层120和牺牲间隔层122，以及一第一开口204。

请参照图7a、图7b，形成一导电材料124于第一开口204中。例如，可用化学气相沉积等任何合适的沉积方法形成导电材料124于第二绝缘层116、第一绝缘层114、图案化的硬掩膜112上及电容接触孔202中。随后，实施一平坦化工艺，例如化学机械平坦化工艺或干法刻蚀工艺，直到曝露出第二绝缘层116。于一实施例中，导电材料124可包括多晶、单晶或无晶相的掺杂或未掺杂的硅、或金属。

图7c显示显示沿着图7a、图7b的x-x’线绘制的动态随机存取存储器(dram)的剖面图。由图7c可看到，导体材料124填充于第一开口204中，且被第三绝缘层120和牺牲间隔层122围绕。

请参照图8a、图8b，刻蚀部分的第二绝缘层116和部分的牺牲间隔层122以暴露出导电材料124的上部分。上述刻蚀工艺可包括湿法刻蚀或干法刻蚀。值得注意的是，在上述刻蚀期间，由于第一绝缘层114和第二绝缘层116刻蚀选择比不同，且第三绝缘层120和牺牲间隔层122的刻蚀选择比不同，上述刻蚀工艺实质上不会移除第一绝缘层114和第三绝缘层120，而是刻蚀部分的第二绝缘层116和部分的牺牲间隔层122，如图8b所示。在一实施例中，刻蚀之后剩余的第二绝缘层116的一顶表面低于硬掩膜112的一顶表面。导电材料124和第三绝缘层120之间形成一凹槽125。

请参照图9a、图9b，沉积一第四绝缘层126于图案化的硬掩膜112、第一绝缘层114、剩余的第二绝缘层116、第三绝缘层120、剩余的牺牲间隔层122、导电材料124上。第四绝缘层126可包括一氮化物，例如氮化硅。值得注意的是，将第四绝缘层126沉积在剩余的第二绝缘层116上，可在之后形成气隙127所实施的湿法刻蚀工艺期间，保护剩余的第二绝缘层116免于被刻蚀。

请参照图10a、图10b，对第四绝缘层126实施平坦化工艺，直到暴露出导电材料124。平坦化工艺可通过干刻蚀或化学机械研磨实施。在图10a所示的a-a’剖面图和第10b图所示的b-b’剖面图可看到，在a-a’和b-b’处，第四绝缘层126被平坦化至一大致相同的高度。

请参照图11a、图11b，对导电材料124进行一回刻蚀，使一部分的牺牲间隔层122 曝露出来。回刻蚀可通过干刻蚀实施。剩余的导电材料124界定第一接触件124’。

请参照图12a、图12b，形成一气隙127于第一接触件124’周围。例如，通过一湿法刻蚀移除剩余的牺牲间隔层122，以于第一接触件124’周围形成气隙127。在一实施例中，湿刻蚀工艺可包括使用稀释的氢氟酸(dhf)、缓冲式氧化物刻蚀剂(boe或bhf)、或其他混合溶液。值得注意的是，如前所述，由于不同的刻蚀选择比，湿法刻蚀工艺仅会刻蚀牺牲间隔层122，而不会刻蚀硬掩膜112、第一绝缘层114、第三绝缘层120、和第四绝缘层126。气隙127的宽度与牺牲间隔层122的厚度大致上相同。在一实施例中，气隙127具有一宽度可为约1nm～10nm，例如：3nm～7nm、或约5nm。

图12c显示沿着图12a、图12b的x-x’线绘制的动态随机存取存储器(dram)的剖面图。由图12c可以看到，每个导体材料124都被气隙127所围绕。

请参照图13a、图13b，形成一间隔层128于气隙127上。例如，可用如物理或化学气相沉积等沉积方法形成间隔层128，使其覆盖图案化的硬掩膜112、第一绝缘层114、第四绝缘层126、第三绝缘层120、气隙127、第一接触件124’。值得注意的是，所形成的间隔层128必须覆盖在气隙127上方，而不能填满于气隙127中。一般而言，由于气隙127的宽度很小，例如1nm～10nm，许多阶梯覆盖率(stepcoverage)不是很好的气相沉积方法将不会使间隔层128形成于气隙127中。因此，间隔层128沉积于硬掩膜112侧壁上的宽度可大于气隙127的宽度。在一实施例中，可用如化学气相沉积等沉积方法形成间隔层128。间隔层128可包括一氮化物，例如氮化硅。

随后，请参照图14a、图14b，回刻蚀间隔层128。移除位于图案化的硬掩膜112、第一绝缘层114、第三绝缘层120、及一部分第一接触件124’上的间隔层128。于一实施例中，导电材料124可包括多晶、单晶或无晶相的掺杂或未掺杂的硅或金属。其中，移除位于一部分第一接触件124’上的间隔层128，可曝露出第一接触件124’的一上表面，有利于与后续形成的接触件与主动区104电连接。回刻蚀之后剩余的间隔层128的宽度需大于气隙127的宽度，而剩余的间隔层128在第一接触件124’上形成一上表面开口206。

请参照图15a、图15b，形成一第二接触件134于第一接触件124’上。例如，先形成一金属衬层130顺应性覆盖图案化的硬掩膜112、第一绝缘层114、第四绝缘层126、第三绝缘层120、剩余的间隔层128、第一接触件124’的上表面开口206。金属衬层130可由包括钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)或其他合适的金属或金属合金形 成。接着，沉积一金属材料于金属衬层130上。金属材料可包括钨(w)或其他合适的金属或金属合金。

随后，实施一平坦化工艺，例如化学机械平坦化工艺或干法刻蚀工艺，移除位于图案化的硬掩膜112、第一绝缘层114、第四绝缘层126、第三绝缘层120、剩余的间隔层128上的金属衬层130和金属材料。于平坦化工艺之后形成一金属插塞132，金属衬层130和金属插塞132构成第二接触件134。在此形成本发明实施例所提供的半导体装置。

于一实施例中，第一接触件124’与第二接触件134直接接触。第一接触件124’可包括多晶、单晶或无晶相的掺杂或未掺杂的硅。第二接触件134可由包括ti、tin、ta、tan或其他合适的金属或金属合金形成。于此实施例中，第一接触件124’和第二接触件134构成一电容接触件(capacitorcontact)，用以连接主动区104和后续形成在电容接触件上的dram的电容。

于一实施例中，第一接触件124’通过一硅化物136与第二接触件134接触。例如，先于第一接触件124’形成硅化物136，例如：tisi、cosi、nisi、tasi或前述的组合，再形成第二接触件134。第二接触件134与第一接触件124’构成一电容接触件(capacitorcontact)，用以连接主动区104和后续形成在电容接触件上的dram电容。于此实施例中，电容接触件由第一接触件124’、硅化物136和第二接触件134所构成。

接着，可依照dram的一般工艺继续于晶体管上方形成电容。由于电容的工艺乃是已知技术，故在此不多加赘述。

综上所述，依照本案实施例所提供的半导体结构，由于仅在电容接触件周围形成具有较小介电常数(约为1)的气隙，有效降低位线和电容接触件之间的寄生电容，进而降低位线的寄生电容。此外，虽然目前已发展出沿着位线形成气隙以降低位线寄生电容的方法，但其需要在形成第一绝缘层-牺牲间隔层-第三绝缘层后，再将中间的牺牲间隔层移除以形成气隙，然而，本案实施例所提供的半导体结构制造方法是在形成电容接触孔后，再形成第三绝缘层-牺牲间隔层，之后，再将牺牲间隔层移除即可形成气隙。换句话说，先前技术必须在整条位线的侧壁形成气隙，需掏空的总长度为微米等级，一般约略为30～100μm，而本案只需在第一接触件侧壁形成气隙，需掏空的总长度为纳米等级，一般约为100～300nm，大大的降低了工艺的难度以及提升了工艺的稳定度，也在未来工艺微缩上较具有可行性与竞争性。

虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何本领域相关人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。